ChipletPart: Cost-Aware Partitioning for 2.5D Systems

이 논문은 2.5D 시스템의 칩렛 분할, 기술 할당 및 바닥설계를 통합하여 비용과 실현 가능성을 동시에 최적화하는 'ChipletPart'라는 도구를 제안하고, 기존 방법론 대비 최대 58% 의 비용 절감 효과를 입증합니다.

핵심

🏗️ 1. 배경: 거대한 빌딩을 어떻게 지을까? (칩릿이란?)

과거에는 반도체 칩을 만들 때, 거대한 **단일 블록 (모놀리식)**으로 모든 것을 한 번에 찍어냈습니다. 마치 거대한 단일 아파트를 한 번에 짓는 것과 같습니다.
하지만 이 방식은 비용이 너무 비싸고, 작아지면 실패할 확률 (불량률) 이 높아집니다.

그래서 등장한 것이 **칩릿 (Chiplet)**입니다.

• 비유: 거대한 아파트 대신, 작은 컨테이너 하우스 여러 채를 만들어 하나의 넓은 대지 (기판) 에 조립하는 방식입니다.
• 장점: 작은 컨테이너는 만들기 쉽고, 실패해도 나머지는 살 수 있습니다. 또한, 거실은 고급 자재로, 침실은 저렴한 자재로 만드는 **혼합 건축 (이종 통합)**이 가능해져 비용을 아낄 수 있습니다.

🤔 2. 문제: 컨테이너를 어떻게 배치할까? (분할의 어려움)

이제 문제는 **"어떤 기능들을 어떤 컨테이너에 넣을지, 그리고 어떤 자재로 만들지"**를 결정하는 것입니다.

• 기존 방식 (단순 자르기): 단순히 블록을 무작위로 잘라내거나, 선의 개수만 줄이는 방식 (Min-cut) 을 썼습니다.
  • 문제점: "아, 이 컨테이너에 전선을 너무 많이 연결했네? 전선 길이가 너무 길어서 신호가 끊어지겠다!" 혹은 "이 자재는 너무 비싸서 전체 비용이 폭등했네!" 같은 문제를 나중에야 발견했습니다.
• 새로운 방식 (ChipletPart): 처음부터 비용과 **전선 연결 거리 (I/O Reach)**를 고려해서 최적의 배치를 찾아냅니다.

🛠️ 3. 솔루션: ChipletPart (똑똑한 건축 설계사)

저자들은 ChipletPart라는 새로운 도구를 만들었습니다. 이 도구는 두 가지 핵심 기술을 섞어서 작동합니다.

① 유전 알고리즘 (GA): "진화하는 설계도"

• 비유: 수많은 설계도 (해답 후보) 를 만들어놓고, 자연선택을 시킵니다.
  • "비용이 싼 설계도"와 "전선이 짧은 설계도"를 섞어서 (교차), 더 좋은 자손을 만듭니다.
  • 가끔은 실수를 하거나 (돌연변이) 새로운 아이디어를 시도하다가, 결국 가장 저렴하고 효율적인 설계로 진화시킵니다.
  • 이 과정에서 각 컨테이너에 **어떤 공장의 기술 (7nm, 10nm 등)**을 쓸지 자동으로 결정합니다.

② 시뮬레이션 어닐링 (SA): "현장 실사"

• 비유: 설계도가 나왔다고 해서 바로 짓는 게 아닙니다. 현장에 가보거나, 모형으로 배치해 봅니다.
  • "이 컨테이너를 저기에 두면 전선이 너무 길어지네? 다시 옮겨보자."
  • 이 과정을 반복하며 전선이 끊어지지 않는 범위 (Reach) 안에 배치할 수 있는지 확인합니다.
  • 만약 전선이 너무 길어지면, 컨테이너의 크기를 살짝 늘려서 전선을 줄이는 방법도 시도합니다.

📊 4. 결과: 얼마나 좋아졌을까?

이 도구를 실험해 본 결과, 기존 방법들보다 압도적으로 좋은 결과를 냈습니다.

• 비용 절감: 기존 최첨단 방법보다 **최대 58%**까지 비용을 줄였습니다. (평균적으로도 20% 이상 절감)
• 현실성: 기존 방법들은 "이건 이론상 가능하지만, 실제로 전선 연결이 안 돼서 못 짓는다"는 실패를 많이 냈지만, ChipletPart 는 100% 현실에서 지을 수 있는 (I/O feasible) 설계만 냅니다.
• 혼합 건축의 힘: 모든 컨테이너를 같은 비싼 자재로 만드는 것보다, 필요한 곳에만 고급 자재를 쓰고 나머지는 저렴한 자재를 쓰는 혼합 방식이 비용을 **최대 43%**까지 줄여주었습니다.

🎯 5. 핵심 요약 (한 줄 정리)

"ChipletPart 는 거대한 반도체를 여러 작은 조각으로 나눌 때, 단순히 자르는 게 아니라 '비용'과 '전선 길이'를 동시에 고려하여, 마치 최고의 건축 설계사가 현실에서 바로 지을 수 있는 가장 저렴한 설계도를 자동으로 찾아주는 도구입니다."

💡 왜 중요한가요?

앞으로 스마트폰, AI 칩, 슈퍼컴퓨터는 점점 더 커지고 복잡해집니다. 이 도구를 사용하면 더 적은 돈으로 더 강력한 성능의 반도체를 만들 수 있게 되어, 우리 일상에서 더 저렴하고 빠른 전자기기를 만날 수 있게 될 것입니다.

기술 요약

ChipletPart: 2.5D 시스템을 위한 비용 인식 칩릿 분할 (ChipletPart: Cost-Aware Partitioning for 2.5D Systems) 기술 요약

이 논문은 대규모 고성능 시스템을 구축하기 위해 점점 더 중요해지고 있는 칩릿 (Chiplet) 기술의 채택을 가속화하기 위해, **비용 (Cost) 을 고려한 2.5D 시스템 분할 도구인 'ChipletPart'**를 제안합니다. 기존 분할 방법론이 가진 한계를 극복하고, 제조 비용 최적화, 이종 기술 통합, 그리고 물리적 배치 (Floorplan) 의 실현 가능성을 동시에 고려하는 통합 프레임워크를 제시합니다.

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1. 문제 정의 (Problem Statement)

기존의 2.5D 시스템 통합은 단일 칩 (Monolithic) 대비 수율 (Yield) 향상과 이종 공정 기술 (Heterogeneous Technology) 활용이라는 장점이 있지만, 칩릿 간의 통신 (Inter-die communication) 으로 인한 면적 및 전력 오버헤드가 커서 비용 절감 효과가 항상 보장되지는 않습니다.

기존의 네트리스트 최소 컷 (Min-cut) 분할 알고리즘 (예: hMETIS, TritonPart) 은 다음과 같은 이유로 칩릿 분할 문제에 적합하지 않습니다:

• 목표 함수의 차이: Min-cut 은 연결선 (Net) 의 절단 수 (Cutsize) 를 최소화하는 데 초점을 맞추지만, 칩릿 분할은 제조 비용 (NRE 및 RE 비용), 수율, 조립 비용 등 복잡한 비용 함수를 최소화해야 합니다.
• 물리적 제약 (I/O Reach): 칩릿 간의 I/O 신호는 특정 거리 (Reach) 제한을 가집니다. Min-cut 분할기는 이 물리적 거리를 고려하지 않아, 분할된 칩릿이 실제 패키징 시 연결 불가능한 (I/O 비실현 가능) 결과를 초래할 수 있습니다.
• 이종 기술 할당: 각 칩릿에 적합한 제조 공정 (예: 7nm, 10nm, 14nm) 을 동적으로 할당하여 비용을 최적화해야 하지만, 기존 도구는 이를 지원하지 않습니다.

따라서, 비용 최적화, I/O 도달 거리 제약 준수, 이종 기술 할당을 동시에 해결할 수 있는 새로운 분할 프레임워크가 필요합니다.

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2. 방법론 (Methodology)

저자들은 ChipletPart라는 통합 프레임워크를 제안하며, 이는 다음과 같은 핵심 구성 요소로 이루어집니다.

2.1 통합 최적화 흐름

ChipletPart 는 세 가지 주요 단계를 결합합니다:

1. 비용 기반 분할 (Cost-Driven Partitioning): 블록 레벨의 네트리스트를 기반으로 초기 분할 풀 (Pool) 을 생성하고, 비용 모델을 사용하여 품질을 평가합니다.
2. 이종 기술 할당 (Heterogeneous Technology Assignment): 유전 알고리즘 (Genetic Algorithm, GA) 을 사용하여 각 칩릿에 최적의 공정 기술을 할당합니다.
3. I/O 도달 거리 인식 배치 (Reach-Aware Floorplanning): 시뮬레이티드 어닐링 (Simulated Annealing, SA) 기반의 배치 엔진을 사용하여 분할된 칩릿이 I/O 신호 도달 거리 제약을 만족하는지 확인하고, 필요시 칩릿의 모양을 조정하거나 확장합니다.

2.2 핵심 알고리즘 상세

• 유전 알고리즘 (GA) 기반 기술 할당:
  • 개체 (Genome) 는 칩릿에 할당된 기술 노드의 시퀀스로 정의됩니다.
  • 교차 (Crossover), 돌연변이 (Mutation), 엘리트 (Elitism) 전략을 통해 비용이 낮은 기술 조합을 탐색합니다.
  • 이종 기술 통합 시 비용 절감 효과를 극대화합니다.
• Core-ChipletPart (분할 엔진):
  • 스펙트럼 분할, 고차 노드 확장, 무작위 분할, METIS 등을 활용해 초기 분할 풀을 생성합니다.
  • FM (Fiduccia-Mattheyses) 및 KL (Kernighan-Lin) 알고리즘을 사용하여 분할을 정제 (Refinement) 합니다.
  • 각 정제 단계마다 SA 기반의 배치 엔진을 호출하여 I/O 제약 위반 여부를 실시간으로 평가합니다.
• SA 기반 Reach-Aware Floorplanner:
  • Sequence Pair 표현법을 사용하여 칩릿의 위치와 형태를 최적화합니다.
  • 목적 함수는 I/O 도달 거리 위반 패널티, 칩릿 면적, 패키지 면적을 최소화하는 것입니다.
  • Go-With-the-Winners (GWTW) 전략을 사용하여 병렬 SA 탐색을 수행하며, 도달 거리 위반이 발생하는 경우 칩릿의 모양을 변경하거나 (Reshape) 확장 (Expand) 하여 문제를 해결합니다.

2.3 비용 모델 (Cost Model)

• 기존 Python 기반 오픈소스 비용 모델을 C++ 로 이식하여 실행 속도를 5 배 이상 향상시켰습니다.
• NRE 비용, 웨이퍼 비용, 조립 비용, 수율, I/O 셀 크기 및 비용 등을 종합적으로 고려합니다.

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3. 주요 기여 (Key Contributions)

1. 최초의 통합 프레임워크: 비용 최적화, 이종 기술 할당, I/O 제약 하의 배치 실현 가능성을 하나의 자동화된 흐름으로 통합한 최초의 오픈소스 도구입니다.
2. I/O 실현 가능성 보장: 기존 Min-cut 분할기나 Floorplet 과 달리, 분할 결과가 물리적으로 배치 가능한지 (Floorplan-feasible) 를 보장합니다.
3. 이종 기술 통합 최적화: 분할 과정에서 각 칩릿에 최적의 공정 기술을 할당하여, 동종 (Homogeneous) 구현 대비 최대 **43%**의 비용 절감을 달성했습니다.
4. 성능 및 오픈소스 생태계:
   • C++ 구현으로 인해 기존 Python 기반 모델 대비 100 배 이상의 속도 향상을 이루었습니다.
   • ChipletPart, 비용 모델, 테스트케이스 생성기를 오픈소스로 공개하여 커뮤니티의 벤치마킹과 발전을 지원합니다.

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4. 실험 결과 (Experimental Results)

저자들은 Waferscale, MemPool, 산업용 테스트케이스 (Industry Testcase), 그리고 상용 설계 (EPYC, GA100) 를 포함한 다양한 벤치마크에서 ChipletPart 를 평가했습니다.

4.1 비용 절감 효과

• 최신 Min-cut 분할기 대비: hMETIS 및 TritonPart 대비 최대 58% (기하평균 20%) 의 비용 절감. (기존 도구들은 배치 불가능한 해를 많이 생성함)
• Floorplet 대비: 최대 47% (기하평균 6%) 의 비용 절감.
• Chipletizer 대비: 최대 48% (기하평균 30%) 의 비용 절감. Chipletizer 는 일부 테스트케이스에서 해를 찾지 못하거나 I/O 제약 위반이 발생했으나, ChipletPart 는 모든 케이스에서 실현 가능한 해를 제공했습니다.
• 수동 분할 대비: 최대 34% (기하평균 13%) 의 비용 절감.

4.2 I/O 실현 가능성 (Feasibility)

• Min-cut 분할기나 Floorplan 무관 분할 (ChipletPartNo-FP) 은 많은 테스트케이스에서 I/O 도달 거리 제약을 위반하여 배치 불가능한 결과를 낳았습니다.
• ChipletPart 는 모든 테스트케이스에서 I/O 실현 가능한 해를 일관되게 생성했습니다.

4.3 이종 기술의 영향

• 7nm, 10nm, 14nm 공정을 혼용하는 이종 통합 시, 동종 통합 대비 최대 43% (기하평균 15%) 의 비용 절감 효과를 확인했습니다.

4.4 최적화 알고리즘 비교 (GA vs. BO)

• 유전 알고리즘 (GA): 빠른 수렴 속도와 견고한 성능을 보임.
• 베이지안 최적화 (BO): 일부 대규모 설계 (WS3, WS4) 에서 GA 대비 최대 5.3% 추가 비용 절감 효과를 보였으나, 실행 시간이 4 배까지 증가하여 품질 - 시간 트레이드오프가 존재함을 확인했습니다.

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5. 의의 및 결론 (Significance & Conclusion)

ChipletPart는 2.5D 칩릿 시스템 설계의 초기 단계에서 설계자가 비용, 성능, 제조 실현 가능성을 동시에 고려할 수 있는 강력한 도구를 제공합니다.

• 실용성: 복잡한 비용 모델과 물리적 제약을 통합하여, 단순히 연결선 수만 줄이는 것이 아닌 실제 제조 비용이 절감되는 분할 솔루션을 제공합니다.
• 확장성: 모듈식 아키텍처를 통해 향후 전력, 성능, 열적 요인 등을 추가한 더 복잡한 목적 함수로 확장 가능합니다.
• 오픈소스 기여: 연구 커뮤니티에 표준화된 벤치마크와 도구를 제공함으로써, 칩릿 분할 및 비용 최적화 연구의 기반을 마련했습니다.

결론적으로, ChipletPart 는 대규모 2.5D 시스템을 위한 비용 효율적이고 물리적으로 실현 가능한 칩릿 분할을 위한 새로운 표준을 제시하며, 이종 통합의 잠재력을 극대화하는 데 기여합니다.