Mapping the positions of Two-Level-Systems on the surface of a superconducting transmon qubit

이 논문은 온칩 게이트 전극을 활용한 국소 전기장을 통해 초전도 트랜스몬 큐비트 표면의 개별 이차원 시스템 (TLS) 의 위치를 매핑하고, TLS 가 주로 조셉슨 접합의 리드 부분에 집중되어 있음을 발견하여 큐비트 설계 및 제조 공정 개선에 중요한 통찰을 제공했습니다.

핵심

🏠 비유: "소음쟁이 (TLS) 가 숨어있는 집을 찾아라"

양자 컴퓨터의 핵심 부품인 **초전도 양자 비트 (트랜스몬)**는 매우 정교하게 만들어진 '고요한 집'과 같습니다. 이 집은 아주 작은 소리 (정보) 도 들을 수 있을 만큼 조용해야 합니다.

하지만 이 집에는 **'소음쟁이 (TLS, Two-Level Systems)'**라는 귀신 같은 존재들이 숨어 있습니다.

• 소음쟁이 (TLS) 란? 재료의 결함으로 생긴 아주 작은 원자 덩어리들입니다. 이들은 마치 집 구석구석에 숨어 있는 '불청객'처럼, 양자 비트가 정보를 저장하려 할 때 소음을 내거나 에너지를 빼앗아 정보를 망가뜨립니다.
• 문제점: 과학자들은 이 소음쟁이들이 **'어떤 재질'**에서 왔는지, **'집의 어느 부분 (벽, 천장, 바닥)'**에 숨어 있는지 정확히 몰랐습니다. 그래서 "재료를 더 깨끗하게 만들자"라고만 했지, 어디를 고쳐야 할지 몰라 헤매고 있었습니다.

🔦 연구의 핵심: "손전등 4 개로 소음쟁이 위치를 삼각측량하다"

이 연구팀은 아주 영리한 방법을 고안해냈습니다. 마치 4 개의 손전등을 켜서 어두운 방에 숨은 물체의 위치를 찾는 것과 같습니다.

1. 4 개의 전극 (손전등): 연구팀은 양자 비트 주변에 4 개의 작은 전극 (게이트) 을 설치했습니다.
2. 전기장 (빛): 이 전극에 전압을 걸면 '전기장'이라는 보이지 않는 빛이 나옵니다.
3. 소음쟁이의 반응: 소음쟁이 (TLS) 는 이 빛을 받으면 진동하는 주파수가 바뀝니다. 마치 라디오 주파수가 맞춰지면 소리가 들리는 것처럼요.
4. 삼각측량: 4 개의 전극 중 어떤 전극의 빛을 가장 많이 받아서 반응했는지를 분석합니다.
   • "A 전극에 가장 크게 반응했네? 그럼 A 전극 바로 옆에 있겠구나!"
   • "B 전극에는 약하게 반응하고 C 전극에는 전혀 반응 안 했네? 그럼 C 는 멀리 있겠구나."
   • 이렇게 4 개의 반응을 비교하면, 소음쟁이가 **정확히 어디 (x, y 좌표)**에 있는지 지도에 찍을 수 있습니다.

🕵️‍♂️ 발견한 놀라운 사실: "주방 (커패시터) 이 아니라, 전선 연결부 (접합부) 가 문제였다!"

연구팀은 이 방법으로 수백 개의 소음쟁이를 찾아내어 지도를 그렸습니다. 결과는 매우 놀랐습니다.

• 기대: 양자 비트의 몸체 (커패시터) 가 가장 넓고 전기장이 강해서 소음쟁이가 가장 많을 것이라고 예상했습니다.
• 실제: 소음쟁이들의 약 60% 가량이 '조셉슨 접합 (Josephson Junction)'이라는 전선 연결부에 몰려 있었습니다.
  • 비유: 집의 거실 (커패시터) 은 넓지만 깨끗한데, **부엌의 가스레인지 연결부 (접합부)**에 쥐구멍과 먼지가 가득 쌓여 있었던 것입니다.
  • 이유: 이 연결부는 **'리프트 오프 (Lift-off)'**라는 특수한 제작 공정을 거칩니다. 이 과정에서 미세한 잔여물 (포지티브 레지스트) 이 남거나 표면이 거칠어져, 소음쟁이들이 살기 좋은 환경을 만들어준 것입니다.

🚀 이 연구가 중요한 이유: "어디를 고쳐야 할지 알았다!"

이전에는 "재료를 더 깨끗하게 만들자"라고 막연하게 노력했지만, 이제는 정확히 어디를 고쳐야 하는지 알게 되었습니다.

1. 공정 개선: 접합부 제작 방식을 바꾸거나, 잔여물을 더 깨끗하게 제거하는 기술을 개발해야 합니다.
2. 설계 최적화: 전선 연결부의 모양을 바꾸어 전기장이 집중되지 않도록 설계할 수 있습니다.
3. 능동적 제어: 소음쟁이를 찾아낸 전극을 이용해, 소음쟁이를 '잠들게 하거나' (주파수를 바꿔서) 양자 비트와 소리를 못 들게 할 수 있습니다.

💡 한 줄 요약

"양자 컴퓨터가 정보를 잃는 원흉인 '소음쟁이 (TLS)'들이 숨어있는 정확한 위치를 4 개의 전극으로 찾아낸 지도를 그렸고, 그 결과 소음쟁이들이 주로 '전선 연결부'에 몰려 있다는 것을 밝혀냈습니다. 이제 우리는 그 부위만 집중적으로 고쳐서 더 강력한 양자 컴퓨터를 만들 수 있게 되었습니다."

이 연구는 마치 집의 누수 원인을 정확히 찾아내어, 불필요하게 벽 전체를 고치는 대신 누수 난 곳만 수리할 수 있게 해준 것과 같습니다. 양자 컴퓨터의 성능을 획기적으로 높이는 중요한 첫걸음입니다.

기술 요약

1. 연구 배경 및 문제 제기 (Problem)

• TLS 의 영향: 비정질 물질 (amorphous materials) 에 존재하는 TLS 는 큐비트와 강하게 결합하여 에너지 이완 (energy relaxation) 과 결맞음 손실을 유발합니다.
• 현황의 한계: 기존 연구는 TLS 의 존재를 통계적으로 분석하거나 공진기 (resonator) 의 품질 계수 (Q-factor) 를 통해 손실을 추정하는 데 그쳤습니다. 그러나 개별 TLS 의 정확한 위치와 **전기 쌍극자 모멘트 (electric dipole moment)**를 특정하여, 어떤 회로 영역이 가장 치명적인지 파악하는 것은 어려웠습니다.
• 필요성: 큐비트 설계 및 제조 공정을 최적화하기 위해서는 TLS 가 구체적으로 어디에 위치하며, 어떤 제조 공정이 TLS 밀도를 증가시키는지 파악해야 합니다.

2. 방법론 (Methodology)

연구팀은 큐비트 칩 위에 **4 개의 온칩 게이트 전극 ($\alpha, \beta, \gamma, \delta$)**을 배치하여 국소적인 DC 전기장을 생성하는 방식을 개발했습니다.

• 국소 전기장 튜닝: 각 게이트 전극에 전압을 인가하면 TLS 의 비대칭 에너지 (asymmetry energy, $\varepsilon$) 가 변하여 TLS 의 공진 주파수가 이동합니다.
• TLS 스왑 분광법 (TLS Swap Spectroscopy): 큐비트 주파수를 TLS 공진 주파수와 일치시켜 큐비트의 $T_1$ 시간 (에너지 이완 시간) 이 감소하는 현상을 관측함으로써 TLS 를 탐지합니다.
• 삼각측량 (Trilateration) 기반 위치 추정:
  1. 4 개의 전극 각각에 대해 TLS 의 주파수 튜닝 강도 ($\gamma_i$) 를 측정합니다.
  2. 시뮬레이션 (Ansys HFSS/Maxwell) 을 통해 각 전극이 큐비트 표면에서 생성하는 전기장 분포 ($E_i(x,y)$) 를 계산합니다.
  3. 측정된 튜닝 강도 비율 ($\gamma_i / \gamma_j$) 과 시뮬레이션된 전기장 비율 ($E_i / E_j$) 을 비교하여 오차를 최소화하는 위치 $(x, y)$를 찾습니다.
  4. 이 과정에서 TLS 의 전기 쌍극자 모멘트 ($p$) 는 전극 간 전기장 방향이 평행한 영역 (전극 가장자리) 에서만 탐지된다는 가정을 통해 소거됩니다.

3. 주요 결과 (Key Results)

• TLS 위치 분포: 단일 큐비트 샘플에서 55 개의 TLS 를 탐지하고 매핑한 결과, 탐지된 TLS 의 약 58% 가 조셉슨 접합 (Josephson junction) 의 리드 (leads) 부분에 집중되어 있는 것으로 나타났습니다.
  • 나머지 27% 는 커패시터 아일랜드 (capacitor island) 가장자리, 14% 는 접지 평면 (ground plane) 가장자리에 위치했습니다.
• 예상과 다른 분포: 큐비트의 커패시터 면적과 전기장 에너지 참여 비율 (EPR) 을 고려할 때, TLS 는 주로 커패시터나 접지 평면에 분포할 것으로 예상되었으나, 실험 결과는 조셉슨 접합 리드 근처에 TLS 밀도가 현저히 높음을 보여주었습니다.
• 밀도 증가 요인: 조셉슨 접합 리드 부분의 TLS 밀도는 다른 영역 (커패시터/접지 평면) 에 비해 약 2 배 더 높은 것으로 추정되었습니다. 이는 접합부 제조 시 사용된 리프트오프 (lift-off) 공정과 그림자 증착 (shadow evaporation) 기법에서 발생하는 레지스트 잔여물 (resist residuals) 과 표면 거칠기 증가가 원인일 가능성이 큽니다.
• 물성 추정: 추정된 TLS 의 전기 쌍극자 모멘트 ($p_\parallel$) 는 약 $1.12 \pm 0.12 e\mathring{A}$로, 기존 연구 결과와 일치했습니다.

4. 기여 및 의의 (Contributions & Significance)

• 정밀한 결함 매핑: 기계적 스캐닝 없이 온칩 전극을 이용해 개별 TLS 의 위치를 나노/마이크로 미터 수준으로 추정할 수 있는 방법을 최초로 제시했습니다.
• 제조 공정 최적화 가이드: TLS 가 주로 '리프트오프' 방식으로 제작된 전극 (조셉슨 접합 리드) 에 집중된다는 사실을 규명함으로써, 향후 큐비트 설계 시 와이어 테이퍼링 (wire-tapering) 기법 도입이나 식각 (etching) 기반 공정으로의 전환 등 제조 공정의 개선 방향을 제시했습니다.
• 능동적 결맞음 제어: TLS 의 위치를 알면, 해당 TLS 를 큐비트 공진 주파수에서 벗어나도록 전기장으로 튜닝하여 큐비트의 $T_1$ 시간을 인위적으로 연장할 수 있습니다.
• 확장성: 이 방법은 플립-칩 (flip-chip) 구성의 다양한 큐비트 설계에 적용 가능하며, 대규모 양자 프로세서의 결함 관리 및 설계 최적화에 필수적인 도구가 될 것입니다.

결론

이 연구는 초전도 큐비트의 결맞음 한계를 야기하는 TLS 의 '보이지 않는 적'을 가시화하여, 그 위치와 밀도 분포를 정량적으로 규명했습니다. 특히 조셉슨 접합 리드 부분의 제조 공정이 TLS 생성의 주요 원인임을 밝혀냄으로써, 차세대 고결맞음 양자 프로세서 개발을 위한 구체적인 재료 및 공정 개선 전략을 제시했다는 점에서 큰 의의가 있습니다.