HDLFORGE: A Two-Stage Multi-Agent Framework for Efficient Verilog Code Generation with Adaptive Model Escalation

이 논문은 컴파일 및 정적 분석 기반의 적응적 모델 에스컬레이션과 반례 유도 형식 검증 에이전트를 통해 Verilog 코드 생성의 정확도와 속도 간 최적 균형을 달성하는 2 단계 다중 에이전트 프레임워크 'HDLFORGE'를 제안합니다.

핵심

HDLFORGE: 칩 설계의 '스마트 팀' 이야기

이 논문은 **하드웨어 설계 언어 (Verilog)**를 자동으로 만들어주는 인공지능 (AI) 시스템인 HDLFORGE에 대해 설명합니다. 기존 방식의 문제점을 해결하고, 빠르면서도 정확한 코드를 만들어내는 새로운 방법을 제시합니다.

이 복잡한 기술을 이해하기 쉽게, **"고급 레스토랑의 요리 팀"**에 비유해서 설명해 드리겠습니다.

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1. 문제: 왜 새로운 방식이 필요한가요?

기존의 AI 는 두 가지 극단적인 선택을 강요했습니다.

• 작은 AI (가속도): 요리 속도는 빠르지만, 요리 실수가 잦아 손님 (고객) 이 불만을 품습니다.
• 큰 AI (초고속): 요리 실수는 거의 없지만, 요리사 한 명을 고용하는 비용이 너무 비싸고 시간이 오래 걸립니다.

모든 주문을 비싼 요리사에게 맡기면 돈이 너무 많이 들고, 작은 요리사만 쓰면 음식이 맛이 없게 됩니다. HDLFORGE는 이 두 마리 토끼를 모두 잡는 스마트한 팀 운영 방식을 제안합니다.

2. HDLFORGE 의 핵심: "2 단계 에스컬레이션" 시스템

HDLFORGE 는 두 단계로 나뉜 유연한 요리 팀처럼 작동합니다.

🟢 1 단계: "재능 있는 주방 견습생" (Stage A)

• 역할: 보통의 주문은 재능 있는 **중급 요리사 (중간 크기 AI)**가 담당합니다.
• 작동 방식: 그는 요리를 만들자마자 바로 **간단한 맛보기 (컴파일, 문법 검사, 짧은 시뮬레이션)**를 해봅니다.
• 장점: 비용이 싸고 매우 빠릅니다. 대부분의 간단한 주문은 여기서 완벽하게 해결됩니다.

🔴 2 단계: "마스터 셰프" (Stage B)

• 역할: 만약 견습생이 요리를 반복해서 실패하거나, 너무 복잡해 보이면 **최고급 마스터 셰프 (초대형 AI)**가 개입합니다.
• 작동 방식: 마스터 셰프는 견습생이 실패한 이유와 "어디가 문제인지"에 대한 보고서를 보고, 한 번만 요리를 완성합니다.
• 전략: 비싼 마스터 셰프는 정말 필요할 때만 부릅니다. 그래서 전체 비용과 시간을 아낄 수 있습니다.

3. HDLFORGE 의 특별한 비기: "실수 교정 노트" (Micro-Tests)

이 시스템의 가장 혁신적인 부분은 실수를 기록하고 반복하지 않게 하는 방법입니다.

• 기존 방식: 요리가 실패하면, "아, 이번엔 좀 더 잘해봐야지"라고 막연하게 다시 시도합니다. 같은 실수를 반복할 수 있습니다.
• HDLFORGE 방식 (CEGIS):
  1. 견습생이 요리를 실패하면, AI 는 "왜 실패했는지"를 수학적으로 분석합니다.
  2. 그 분석 결과를 바탕으로 **"이런 실수는 절대 하면 안 된다"는 작은 규칙 (마이크로 테스트)**을 만들어냅니다.
  3. 이 규칙은 재사용 가능한 메모처럼 저장됩니다.
  4. 다음에 같은 실수를 하려고 하면, 시스템은 즉시 "안 돼!"라고 경고하고 수정을 요구합니다.

비유: 마치 요리사가 "소금 1 스푼을 넣으면 맛이 없다"는 사실을 배웠다면, 다음엔 소금 1 스푼을 넣지 않고 바로 다른 재료를 찾는 것과 같습니다. 이 덕분에 실수를 찾아내고 고치는 속도가 훨씬 빨라집니다.

4. 왜 이 방식이 대단한가요?

1. 돈과 시간의 절묘한 균형: 비싼 마스터 셰프를 불필요하게 부르지 않아 비용을 50% 이상 줄이면서도, 결과물의 품질은 최고 수준을 유지합니다.
2. 누구나 쓸 수 있는 '스마트 코팅': 이 시스템은 기존에 있던 다른 AI 요리사 (AutoVCoder, VerilogCoder 등) 위에 덧입혀서 (Wrapper) 사용할 수 있습니다. 기존 팀을 해체하지 않고도, 이 '스마트 관리자'만 붙이면 성능이 획기적으로 좋아집니다.
3. 정밀한 진단: 단순히 "맛없다"가 아니라, "어떤 재료가 문제였는지"를 정확히 찾아내어 고쳐줍니다.

5. 결론: "빠르고 정확한 하드웨어 설계의 미래"

HDLFORGE 는 "작은 AI 로 대부분을 처리하고, 정말 어려울 때만 큰 AI 를 부르는" 지혜로운 시스템입니다.

마치 스마트한 병원처럼, 가벼운 증상은 일반 의사 (중간 AI) 가 빠르게 치료하고, 복잡한 수술이 필요할 때만 전문의 (대형 AI) 를 부르는 것과 같습니다. 덕분에 환자는 (개발자는) 더 빠른 시간에 더 정확한 치료 (버그 없는 Verilog 코드) 를 받을 수 있게 되었습니다.

이 기술은 앞으로 반도체 설계 속도를 획기적으로 높이고, 개발 비용을 크게 낮출 것으로 기대됩니다.

기술 요약

1. 문제 정의 (Problem)

대형 언어 모델 (LLM) 은 HDL(하드웨어 기술 언어) 코딩 자동화에 큰 잠재력을 보이지만, 다음과 같은 한계가 존재합니다:

• 정확도 문제: 자연어 설명으로부터 생성된 Verilog RTL 코드는 종종 구문 오류, 기능적 버그, 할루시네이션을 포함합니다.
• 자원 비효율성: 모든 작업에 가장 강력하고 비싼 LLM 을 사용하는 것은 계산 비용과 시간이 낭비되는 일입니다. 반면, 작은 모델만 사용하면 정확도가 떨어집니다.
• 검증의 어려움: 버그를 발견하고 수정하는 과정에서 반복적인 시뮬레이션과 디버깅이 필요하여 전체 파이프라인의 지연 시간이 증가합니다.

따라서, 작업의 난이도에 따라 경량 모델과 대형 모델을 동적으로 전환하면서도, 버그를 신속하게 탐지하고 수정할 수 있는 효율적인 프레임워크가 필요합니다.

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2. 방법론 (Methodology)

HDLFORGE 는 2 단계 캐스케이드 (Two-Stage Cascade) 아키텍처를 기반으로 하며, 총 7 개의 조정된 에이전트로 구성됩니다.

2.1 2 단계 아키텍처

• Stage A (주요 솔버):
  • 모델: 중간 크기 LLM (예: Qwen-7B) 사용.
  • 작업: 다중 계획 생성 (Multi-Plan Generation), 후보 구현 생성, 빠른 후보 선정 (Smoke 테스트), 전체 테스트 및 실패 분석, 수리 (Repair) 를 반복합니다.
  • 특징: 경량 도구 기반 피드백 (컴파일, 린트, 스모크 테스트) 을 통해 빠르게 수렴을 시도합니다.
• Stage B (최종 시도):
  • 모델: 초대형 클라우드 기반 LLM (예: Claude 3.5 Sonnet) 사용.
  • 작업: Stage A 의 진행이 부족하다고 판단될 때만 한 번 호출됩니다.
  • 입력: 원래 명세, Stage A 의 실패 요약, 의심 구간 (Suspect Cone), 그리고 축적된 마이크로 테스트 집합을 컨텍스트로 활용합니다.

2.2 핵심 에이전트 및 워크플로우

1. Planner & Coder: 다양한 구현 전략과 후보 코드를 생성합니다.
2. Judge & Smoke: 컴파일, 린트, 그리고 짧은 시뮬레이션 (Smoke test) 을 통해 가장 유망한 후보를 선별합니다.
3. Tracer (AST 기반): 실패한 신호와 시점을 분석하여 AST(추상 구문 트리) 를 뒤로 거슬러 올라가 버그가 있을 가능성이 높은 영역 (Suspect Cone) 을 식별합니다.
4. Reflexion (수리 제안): 파형, 의심 구간, 계획 불변식을 분석하여 전체 모듈을 재생성하는 것이 아니라 표적화된 수정안을 제안합니다.
5. Formal Amplifier (미세 테스트 증폭기):
   • CEGIS(Counterexample-Guided Inductive Synthesis) 스타일: 경계 모델 체킹 (BMC) 을 수행하여 발견된 반례 (Counterexample) 를 재사용 가능한 '마이크로 테스트'로 변환합니다.
   • 이 마이크로 테스트는 향후 후보 코드가 동일한 버그를 다시 포함할 경우, 공식 테스트벤치 전체를 실행하지 않고도 즉시 거부할 수 있도록 합니다.

2.3 적응형 에스컬레이션 (Adaptive Escalation)

Stage A 의 각 시도 후, 5 가지 진단 신호를 기반으로 에스컬레이션 점수 ($Z$) 를 계산합니다:

1. Compile Score: 컴파일 성공 여부.
2. Lint Score: 경고 수 기반 코드 품질 점수.
3. Smoke Score: 짧은 시뮬레이션에서의 일치율.
4. Trace Stability: 이전 시도와 실패 위치 (신호 및 시간) 의 일관성.
5. Budget Score: 남은 시도 횟수.

이 점수가 임계값 ($\tau$) 보다 낮거나 최대 시도 횟수를 초과하면 Stage B 로 에스컬레이션합니다. 이 로직은 기존 파이프라인을 내부 수정 없이 래핑 (Wrapping) 할 수 있는 이식 가능한 컨트롤러로 설계되었습니다.

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3. 주요 기여 (Key Contributions)

1. HDLFORGE 프레임워크 제안: 경량 코더를 기본으로 사용하다가 진단 신호에 따라 강력한 모델로 에스컬레이션하는 2 단계 다중 에이전트 시스템을 최초로 제안하여 정확도 - 지연 시간 트레이드오프를 최적화했습니다.
2. 이식 가능한 에스컬레이션 컨트롤러: AutoVCoder, VerilogCoder 등 기존 Verilog LLM 파이프라인의 내부 로직을 변경하지 않고도, 외부 레이어로 감싸서 속도 - 정확도 균형을 개선할 수 있는 모듈을 개발했습니다.
3. CEGIS 스타일 마이크로 테스트 증폭기: 형식 검증 (Formal Verification) 의 반례를 실행 가능한 마이크로 테스트로 변환하여 버그 탐지 시간을 단축하고 수정 반복 횟수를 줄이는 'Formal Amplifier' 에이전트를 도입했습니다.
4. 폐루프 다중 에이전트 시스템: 코드 생성자, 대형 전문가, 도구 기반 심판, 형식 증폭기가 도구 레벨 신호 (점수, 트레이스, 테스트) 만을 통해 상호작용하는 새로운 아키텍처를 설계했습니다.

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4. 실험 결과 (Results)

HDLFORGE 는 VerilogEval Human, VerilogEval V2, RTLLM 벤치마크에서 평가되었습니다.

4.1 정확도 (Accuracy)

• HDLFORGE-Qwen (7B 기반): VerilogEval Human 에서 91.2%, V2 에서 91.8%, RTLLM 에서 97.2% (Pass@5) 의 성능을 달성했습니다. 이는 동일한 7B 모델을 사용하는 기존 시스템 (AutoVCoder, CodeV 등) 보다 월등히 높은 성능입니다.
• HDLFORGE-GPT4o (GPT-4o 기반): VerilogEval Human/V2 에서 각각 95.5% / 96.8%, RTLLM 에서 99.8% 를 기록하여, 반복 호출을 사용하는 대규모 모델 기반 시스템 (CoopetitiveV, MAGE) 보다도 우수한 또는 동급의 성능을 보였습니다.

4.2 효율성 및 지연 시간 (Latency)

• 속도: HDLFORGE-Qwen 은 중앙값 지연 시간이 약 50% 감소하면서도 높은 정확도를 유지했습니다.
• 에스컬레이션 비율: 대부분의 작업은 Stage A 에서 해결되며, Stage B 로 에스컬레이션되는 비율은 약 15% 이하로 낮아 비용 효율성이 높습니다.
• 외부 파이프라인 적용: AutoVCoder 와 VerilogCoder 에 HDLFORGE 컨트롤러를 적용했을 때, 재학습 없이도 Pass@1 이 3~5%p 향상되었고 평균 실행 시간은 10% 미만 증가했습니다.

4.3 버그 주입 벤치마크 (Bug-Injection)

• 마이크로 테스트 증폭기를 사용할 경우, 버그 탐지율이 **95%**까지 상승했고, 수정에 필요한 평균 반복 횟수가 3 회로 감소했습니다 (기존 7 회 대비). 특히 리셋 (Reset) 및 FSM 관련 버그에서 성능 향상이 두드러졌습니다.

4.4 제거 실험 (Ablation Study)

• 각 에이전트 (심판, 추적자, 반성, 마이크로 테스트 등) 를 제거할 경우 정확도가 45%p 하락하고, 중앙값 실행 시간이 1520 초 증가하여 각 구성 요소가 필수적임이 입증되었습니다.

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5. 의의 및 결론 (Significance)

HDLFORGE 는 하드웨어 설계 자동화 분야에서 LLM 의 효율성과 정확성을 동시에 확보할 수 있는 새로운 패러다임을 제시합니다.

• 비용 효율성: 고비용 모델의 사용을 최소화하면서도 대형 모델의 성능을 달성할 수 있어, 산업 현장에서의 실용성을 높였습니다.
• 검증 강화: 형식 검증 기법 (BMC) 을 LLM 생성 워크플로우에 통합하여, 단순한 테스트 실패를 넘어 체계적인 버그 수정을 가능하게 했습니다.
• 확장성: 기존 시스템과 호환되는 이식 가능한 컨트롤러 설계는 다양한 LLM 기반 HDL 도구들의 성능을 즉시 향상시킬 수 있는 범용 솔루션을 제공합니다.

결론적으로, HDLFORGE 는 단일 모델에 의존하는 기존 접근법의 한계를 넘어, 다중 에이전트 협업과 적응형 자원 할당을 통해 Verilog 코드 생성의 새로운 표준을 제시합니다.