NL2GDS: LLM-aided interface for Open Source Chip Design

이 논문은 대규모 언어 모델 (LLM) 을 활용하여 자연어 설명을 RTL 과 GDSII 레이아웃으로 자동 변환하는 NL2GDS 프레임워크를 제안하며, 이를 통해 ASIC 설계의 접근성을 높이고 면적, 지연, 전력 효율을 크게 개선할 수 있음을 입증합니다.

핵심

NL2GDS: "말만 하면 칩이 만들어지는" 마법 같은 도구

이 논문은 **"복잡한 반도체 칩 설계도 이제 말로만 하면 된다는 것"**을 보여주는 획기적인 연구입니다. 기존에는 반도체를 만들려면 수천 줄의 복잡한 컴퓨터 코드 (HDL) 를 직접 작성하고, 수십 년 경력의 엔지니어들이 이를 다듬어야 했지만, 이 새로운 시스템 NL2GDS는 마치 "AI 비서에게 "이런 칩 만들어줘"라고 말하면, 알아서 설계부터 완성된 칩 도면까지 만들어주는" 것과 같습니다.

이 내용을 일반인도 쉽게 이해할 수 있도록 비유와 함께 설명해 드릴게요.

---

1. 핵심 개념: "요리 주문"에서 "완성된 요리"까지

기존의 반도체 설계 과정은 비유하자면 다음과 같습니다.

• 기존 방식: 요리사 (엔지니어) 가 손으로 재료를 다듬고, 레시피 (코드) 를 직접 쓰고, 오븐 (설계 도구) 을 조작해야 합니다. 이 과정은 매우 어렵고 비싸서 일반인이 할 수 없습니다.
• NL2GDS 방식: 당신은 그냥 "매운맛의 비빔밥 만들어줘"라고 **자연어 (일상 언어)**로 주문합니다. AI 비서가 알아서 재료를 다듬고 (코드 생성), 레시피를 작성하고 (설계), 오븐을 조작해 (실제 칩 제작) **완성된 요리 (칩 도면)**를 가져다줍니다.

이 시스템은 OpenLane이라는 무료 오픈소스 도구를 사용해서, 말로 한 주문을 바로 GDSII(반도체 공장에서 실제로 칩을 찍어내기 위한 최종 설계 도면) 파일로 변환합니다.

2. 어떻게 작동할까요? (4 단계 마법)

이 시스템은 혼자서 일하는 게 아니라, **전문가 팀 (에이전트)**이 모여서 일합니다.

1. 주문받기 (웹 인터페이스): 사용자가 웹사이트에 접속해 "16 비트 곱셈기를 만들어줘"라고 입력합니다.
2. 생각하고 계획하기 (Chain of Thought): AI 가 "아, 곱셈기를 만들려면 어떤 부품이 필요하지? 전기는 얼마나 쓸까?"라고 스스로 생각하며 계획을 세웁니다.
3. 참고서적 찾기 (RAG - 검색 증강 생성): AI 는 처음부터 모든 것을 다 알지 못합니다. 그래서 **전문가 매뉴얼 (OpenLane 문서)**을 실시간으로 찾아보며 "이런 설정을 하면 칩이 더 작아지더라" 같은 정보를 얻어옵니다.
4. 만들고 다듬기 (클라우드 자동화): AI 는 코드를 작성하고, 오류가 나면 스스로 고칩니다. 그리고 클라우드 서버를 이용해 여러 번의 설계를 동시에 시도하며, 가장 작고 빠르고 전기 아끼는 설계를 찾아냅니다.

3. 놀라운 성과: "말"이 "실제 칩"보다 더 잘할 수도 있다?

연구진은 유명한 ISCAS(반도체 설계 시험용) 벤치마크 칩들을 대상으로 실험을 했습니다. 결과는 놀라웠습니다.

• 크기 (Area): 기존에 전문가들이 수작업으로 설계한 칩보다 최대 54% 더 작게 만들었습니다. (예: 16x16 곱셈기 칩이 반토막 난 크기!)
• 속도 (Delay): 신호가 이동하는 시간이 최대 35% 더 빨라졌습니다.
• 전력 (Power): 전기는 최대 70% 더 아껴졌습니다.

비유하자면:
기존에 명장 (전문 엔지니어) 이 100 점짜리 시계를 만들었다면, NL2GDS 는 그보다 더 작고, 더 빠르고, 배터리도 더 오래 가는 시계를 말 한마디로 만들어낸 것입니다.

4. 왜 이것이 중요한가요?

• ** democratization (민주화):** 반도체 설계는 이제 '천재 엔지니어'만 할 수 있는 일이 아닙니다. 아이디어만 있으면 누구나 칩을 설계할 수 있게 됩니다.
• 비용 절감: 기존에는 수백만 원의 비싼 소프트웨어와 고사양 컴퓨터가 필요했지만, 이 시스템은 클라우드와 오픈소스를 이용해 약 1 달러 (약 1,300 원) 정도의 비용으로 설계를 완료했습니다.
• 속도: 과거에는 칩 설계에 몇 달이 걸렸지만, 이제는 1 시간 안에 여러 가지 설계를 시도하고 최적의 것을 찾을 수 있습니다.

5. 결론: 미래는 "말"로 시작된다

이 연구는 **"인간은 아이디어만 내고, AI 가 기술적인 모든 것을 해결한다"**는 새로운 시대를 열었습니다.

앞으로 IoT 기기나 스마트폰, 자율주행차에 들어갈 칩들도 이제 복잡한 코딩 없이, **"이런 기능을 하는 작은 칩이 필요해"**라고 말하면 바로 설계되어 생산될 수 있게 될 것입니다. 이는 하드웨어 혁신의 속도를 획기적으로 높이고, 누구나 반도체 혁신에 참여할 수 있는 세상을 만드는 첫걸음입니다.

기술 요약

NL2GDS: 오픈 소스 칩 설계를 위한 LLM 기반 인터페이스 기술 요약

1. 문제 정의 (Problem Statement)

• 설계 복잡도 증가와 격차: 하드웨어 설계의 복잡성이 증가함에 따라 고수준 사양 (High-level specifications) 과 레지스터 전송 수준 (RTL) 구현 간의 격차가 커져, 신속한 프로토타이핑과 시스템 설계가 어려워졌습니다.
• 비용 및 접근성 장벽: 전통적인 ASIC(주문형 반도체) 설계 워크플로는 독점적인 EDA(전자 설계 자동화) 도구 체인에 의존하며, 이는 매우 고가입니다. 이로 인해 중소기업 (SME) 과 교육 기관의 접근성이 제한됩니다.
• 기존 자동화의 한계: 기존 LLM 기반 연구들은 주로 RTL 코드 생성에 국한되거나, 도구 오케스트레이션 (Tool Orchestration) 에 그쳤습니다. 자연어 설명에서 직접 제조 가능한 GDSII(레이아웃) 를 생성하고, 물리적 설계 피드백 (타이밍, 전력, 면적 등) 을 생성 루프에 통합하여 최적화하는端到端 (End-to-End) 시스템은 부재했습니다.

2. 방법론 (Methodology)

NL2GDS 는 자연어 사양을 직접 제조 가능한 GDSII 레이아웃으로 변환하는 새로운 프레임워크로, 오픈 소스 ASIC 흐름인 OpenLane을 기반으로 합니다. 시스템은 다음과 같은 모듈러 파이프라인을 구성합니다.

• 웹 기반 프론트엔드: CLI(명령줄 인터페이스) 의 복잡성을 제거하고 KLayout 및 OpenRoad GUI 와 통합된 브라우저 인터페이스 (Streamlit 기반) 를 제공하여 사용자의 진입 장벽을 낮춥니다.
• 다중 에이전트 아키텍처 (Agentic Approach): 단일 LLM 호출 대신 전문화된 에이전트 팀을 활용합니다.
  • 계획 에이전트: 사용자의 의도를 파악하고 기능, 입출력, 아키텍처, PPA(전력, 성능, 면적) 우선순위에 대한 질문을 통해 설계 명세를 구체화합니다.
  • Verilog 생성 에이전트: 명세를 기반으로 HDL 코드를 생성합니다.
  • 검증 및 최적화 에이전트: 생성된 코드를 Verilator 등을 통해 정적 분석 (Lint) 하고, OpenLane 흐름 오류를 수정하며, 레이아웃 후 최적화 제안을 합니다.
• 검색 증강 생성 (RAG): LLM 이 OpenLane 의 약 800 개 이상의 설계 파라미터와 문법을 정확히 이해하지 못하는 문제를 해결하기 위해, 프로젝트별 문서와 성공적인 설계 사례를 RAG 를 통해 LLM 프롬프트에 주입합니다. 이를 통해 설정 파일 생성의 신뢰성과 창의성을 높입니다.
• Chain-of-Thought (CoT) 및 자동 오류 수정: 작업을 작은 하위 작업으로 분해하여 논리적 추론을 수행하고, 생성된 코드가 OpenLane 흐름을 통과할 수 있도록 자동 오류 수정 루프를 적용합니다.
• 클라우드 백엔드 및 병렬 처리: Python 의 GIL(Global Interpreter Lock) 제한을 우회하여 OpenLane 실행을 서브프로세스로 분리하고, 클라우드 환경에서 병렬로 실행하여 설계 탐색 (Parameter Sweeps) 및 최적화 속도를 극대화합니다.

3. 주요 기여 (Key Contributions)

1. 최초의 자연어-to-GDSII 파이프라인: 오픈 소스 OpenLane 흐름을 사용하여 자연어 하드웨어 사양을 직접 합성 가능한 RTL 과 완전한 GDSII 레이아웃으로 변환하는 최초의 프레임워크를 제시했습니다.
2. 백엔드 인식형 최적화 (Backend-aware Refinement): LLM 이 OpenLane 에서 생성된 메트릭스 (타이밍, 면적, DRC 오류 등) 를 분석하여 RTL 과 흐름 설정을 반복적으로 개선하는 폐쇄 루프 시스템을 구현했습니다.
3. 통합 대화형 인터페이스: 단순한 도구 호출을 넘어, 생성, 도구 실행, 물리적 최적화를 하나의 자연어 루프로 통합하여 HDL 지식이 부족한 사용자도 제조 가능한 레이아웃을 생성할 수 있게 했습니다.
4. 민주화된 칩 설계: 고비용의 독점 도구를 대체하여, 클라우드 기반의 저비용 솔루션으로 실리콘 프로토타이핑의 접근성을 확대했습니다.

4. 실험 결과 (Results)

ISCAS'85 및 ISCAS'89 벤치마크 회로 (C880, C2670, C6288 등) 를 사용하여 OpenLane (Skywater 130nm PDK) 환경에서 평가했습니다.

• PPA 성능 향상:
  • 면적 (Area): 기존 ISCAS 벤치마크 대비 최대 36% (일부 설계는 54% 이상) 감소.
  • 지연 (Delay): 최대 35% 감소.
  • 전력 (Power): 최대 70% 절감.
  • 특히 산술 회로 (멀티플라이어, ALU) 에서 성능 향상이 두드러졌습니다.
• 효율성 및 비용:
  • 시간: 16x16 멀티플라이어와 같은 복잡한 설계의 프로토타이핑 및 최적화 (98 번의 실행 포함) 를 1 시간 내에 완료.
  • 비용: LLM 및 클라우드 컴퓨팅 비용을 합쳐 설계당 약 $0.13 ~ $0.56 수준으로 매우 저렴함.
• 코드 생성 정확도: VerilogEval 데이터셋 테스트에서 NL2GDS 아키텍처를 적용한 모델 (예: Gemini 2.5 Pro) 은 베이스 모델 대비 성공적인 테스트벤치 통과율이 3.79% 에서 83.70% 로 급증했습니다.

5. 의의 및 결론 (Significance)

• 혁신적 접근: 자연어 명세와 제조 가능한 칩 레이아웃 사이의 오랜 간극을 해소하여, 하드웨어 설계의 민주화를 실현했습니다.
• 교육 및 연구: EDA 도구와 HDL 코딩에 대한 전문 지식이 부족한 연구자나 학생도 고수준의 아이디어를 빠르게 칩으로 구현할 수 있게 되었습니다.
• 미래 지향성: 에지 AI 및 IoT 애플리케이션과 같이 효율성과 신속한 배포가 필수적인 분야에서 NL2GDS 는 자동화된 하드웨어 설계의 새로운 표준이 될 잠재력을 가지고 있습니다.

이 논문은 LLM 을 단순한 코드 생성기를 넘어, 물리적 설계 제약 조건을 이해하고 최적화하는 지능형 설계 파트너로 진화시켰다는 점에서 의의가 큽니다.