Unifying Logical and Physical Layout Representations via Heterogeneous Graphs for Circuit Congestion Prediction

이 논문은 회로 구성 요소와 공간 그리드를 단일 관계 표현으로 통합하는 이질적 그래프 기반의 'VeriHGN' 프레임워크를 제안하여, 기존 방법들보다 회로 혼잡도 예측의 정확도와 상관관계를 크게 향상시켰음을 보여줍니다.

핵심

🏙️ 1. 문제 상황: 왜 칩 설계는 '교통 체증'이 생길까요?

반도체 칩을 설계하는 것은 거대한 도시를 만드는 것과 같습니다.

• 논리 회로 (Netlist): 도시의 '도로 계획도'입니다. 어떤 건물이 (셀) 어떤 건물과 연결되어야 하는지 정하는 것입니다.
• 배치 (Placement): 건물을 실제로 땅에 짓는 위치를 정하는 것입니다.
• 라우팅 (Routing): 건물 사이를 연결하는 전선 (도로) 을 실제로 그리는 과정입니다.

문제: 설계 초기에는 "도로 계획도"만 보고 건물을 짓습니다. 하지만 막상 전선을 그으려니, 좁은 길에 차가 너무 많이 몰려 교통 체증이 생깁니다.
기존 방식은 이 교통 체증을 발견하기 위해 모든 전선을 다 그어본 뒤 (라우팅 완료 후) 에야 알 수 있었습니다. 이는 마치 도시를 다 지은 뒤에야 "여기 도로가 너무 좁아서 붐비네요!"라고 말하는 것과 같아, 설계 시간을 길게 만들고 비용을 낭비하게 만듭니다.

🚀 2. 해결책: VeriHGN (교통 체증 예측 전문가)

이 논문은 **"라우팅을 다 하기 전에, 미리 어디가 막힐지 정확히 예측하는 AI"**를 제안합니다. 이 AI 는 VeriHGN이라고 부릅니다.

기존의 다른 AI 들은 두 가지 정보를 따로따로 보다가 나중에 합쳤습니다.

• A 방식: "도로 계획도"만 보고 예측 (논리만 봄)
• B 방식: "건물 배치 지도"만 보고 예측 (공간만 봄)

하지만 VeriHGN 은 이 두 가지를 하나의 통합된 지도로 봅니다.

🧩 3. 핵심 아이디어: "이질적 그래프 (Heterogeneous Graph)"란 무엇인가?

여기서 '이질적 그래프'라는 말은 **"서로 다른 종류의 친구들을 한 팀으로 묶은 것"**이라고 생각하면 됩니다.

VeriHGN 은 칩 설계의 세 가지 핵심 요소를 하나의 거대한 관계망으로 연결합니다.

1. 셀 (Cell): 칩 안의 작은 부품 (건물).
2. 넷 (Net): 부품들을 연결하는 전선 (도로).
3. 그리드 (Grid): 칩을 작은 구획으로 나눈 공간 (지번).

비유:
기존 방법은 "도로 계획도"와 "지도"를 따로 보고 추측했다면, VeriHGN 은 **"건물 (셀) 이 도로 (넷) 를 타고 어디 (그리드) 에 위치해 있는지"**를 한눈에 보여주는 초현실적인 통합 지도를 그립니다.

이 지도는 다음과 같은 특징이 있습니다:

• 다양한 친구들: 건물의 모양, 전선의 길이, 공간의 밀도 등 서로 다른 정보를 모두 친구로 받아들입니다.
• 소통 (메시지 전달): 건물이 전선을 통해 이웃 건물의 상태를 알리고, 전선은 자신이 지나가는 공간의 혼잡도를 건물에 알려줍니다. 마치 도시의 모든 요소가 서로 대화하며 "여기 너무 붐비니까 피하자!"라고 주고받는 것과 같습니다.

🗺️ 4. 마법의 기술: "계층적 그리드" (Hierarchical Grid)

VeriHGN 은 지도를 볼 때 확대/축소 기능을 아주 잘 사용합니다.

• 확대 (미세한 그리드): "이 작은 골목길에 차가 3 대나 몰렸네!"라고 국소적인 교통 체증을 봅니다.
• 축소 (거시적인 그리드): "저 넓은 지역 전체로 가는 도로가 막혀서 전체적으로 붐비네!"라고 광역적인 교통 체증을 봅니다.

기존 기술은 이 두 가지를 동시에 보기 어려웠는데, VeriHGN 은 작은 골목의 문제와 큰 도로의 문제를 동시에 연결해서 분석합니다. 그래서 멀리 떨어진 곳에서 시작되어 먼 곳까지 이어지는 전선 (장거리 도로) 으로 인한 체증도 잘 찾아냅니다.

📊 5. 결과는 어떨까요?

이 기술은 실제 산업용 칩 설계 데이터 (ISPD2015 등) 로 테스트했습니다.

• 정확도: 기존 최고의 기술들보다 더 정확하게 어디가 막힐지 예측했습니다.
• 순위 예측: "어디가 가장 막힐지" 순위를 매기는 능력에서 압도적으로 좋았습니다. (실무에서는 정확한 숫자보다 '어디가 가장 위험한지' 아는 게 더 중요하기 때문입니다.)
• 일반화: 한 종류의 칩으로 배운 지식을 다른 종류의 칩 설계에도 적용했을 때, 다른 기술들보다 더 잘 적응했습니다.

💡 6. 요약: 왜 이것이 중요한가요?

이 논문은 **"칩 설계 초기 단계에서 AI 가 교통 체증을 미리 예측하게 함으로써, 불필요한 수정 작업을 줄이고 설계 시간을 단축한다"**는 것을 증명했습니다.

한 줄 요약:

"VeriHGN 은 칩 설계의 '도로 계획도'와 '실제 지도'를 하나로 합쳐, AI 가 미리 교통 체증 핫스팟을 찾아내어 설계 비용을 아껴주는 똑똑한 내비게이션입니다."

이 기술이 발전하면, 앞으로 더 복잡하고 빠른 반도체 칩을 훨씬 더 저렴하고 빠르게 만들 수 있게 될 것입니다.

기술 요약

1. 문제 정의 (Problem Definition)

• 배경: 초대규모 집적회로 (VLSI) 설계의 규모와 복잡성이 증가함에 따라, 현대 전자 설계 자동화 (EDA) 워크플로우에서 레이아웃 검증은 주요 병목 현상이 되었습니다.
• 핵심 문제: 회로의 혼잡도 (Congestion) 는 일반적으로 상세 라우팅 (Detailed Routing) 단계 이후에야 정확하게 파악할 수 있습니다. 이는 계산 비용이 매우 높고, 설계가 라우팅 가능해지기 위해 여러 번의 반복 (Iteration) 을 필요로 하게 만듭니다.
• 기존 방법의 한계:
  • 기존 학습 기반 방법들은 회로 연결성 (Netlist) 과 물리적 레이아웃 (Layout) 정보를 모두 사용하지만, 두 정보를 약하게 결합 (Loosely coupled) 하거나 별도의 인코더를 통해 나중에 통합하는 방식을 사용합니다.
  • 이로 인해 논리적 의도 (Logical Intent) 와 물리적 구현 (Physical Realization) 간의 상호작용을 충실히 모델링하지 못하며, 특히 밀집되고 불규칙한 영역에서의 미세한 상관관계를 포착하는 데 실패합니다.
  • 또한, 기존 방법들은 주로 수치적인 혼잡도 추정치에 집중하여, 실제 핫스팟 (Hotspot) 의 순위를 정확히 매기는 데 한계가 있습니다.

2. 제안 방법론: VeriHGN (Methodology)

저자들은 VeriHGN이라는 새로운 프레임워크를 제안합니다. 이는 회로 구성 요소와 공간 그리드를 단일 관계형 표현으로 통합하는 강화된 이질적 그래프 (Enhanced Heterogeneous Graph) 기반 접근법입니다.

2.1. 이질적 그래프 구성 (Graph Construction)

회로의 논리적 연결성과 물리적 라우팅 수요를 명시적으로 인코딩하기 위해 세 가지 노드 유형과 다양한 엣지 유형을 정의합니다.

• 노드 유형:
  1. Cell Node: 표준 셀 및 매크로 (Instance-level 라우팅 수요).
  2. Net Node: 전기적 네트 (전체 라우팅 압력 및 다중 터미널 연결성).
  3. Grid Node: 배치 영역을 이산화한 공간 영역 (지역 레이아웃 및 라우팅 자원). 이는 계층적 (Hierarchical) 구조로 구성됩니다.
• 엣지 유형:
  • Pin Edge: 셀과 네트 간의 연결 (Netlist 기반).
  • Geometric Cell Edge: 공간적으로 인접한 셀 간의 연결 (지역적 자원 경쟁).
  • Grid Adjacency Edge: 동일 해상도 내 인접 그리드 간 연결.
  • Hierarchical Grid Edge: 상위/하위 그리드 간의 부모 - 자식 연결 (다중 스케일 정보 전파).

2.2. 풍부화된 특징 공학 (Enriched Feature Engineering)

단순한 메시지 전달에 의존하기보다, 각 노드와 엣지에 명시적인 특징을 부여합니다.

• Cell 특징: 좌표, 크기, 면적, 연결된 네트 수, 핀 수, 반주변선 길이 (HPWL) 통계, 셀 타입 등 13 차원 벡터.
• Net 특징: HPWL, 바운딩 박스 크기, 네트 차수 등 6 차원 벡터.
• Grid 특징: 셀/핀/네트의 밀도, 평균 셀 면적, 평균 HPWL 등.
• Edge 특징: 신호 방향, 상대적 오프셋, 맨해튼/유클리드 거리 등.

2.3. 관계별 메시지 전달 (Relation-Specific Message Passing)

각 엣지 유형에 고유한 MLP(다층 퍼셉트론) 를 사용하여 정보를 전달하고 집계합니다.

• Cell-Net & Net-Cell: 셀과 네트 간의 라우팅 수요 신호를 상호 전달.
• Grid-Net: 그리드tile 의 혼잡도 정보를 네트 표현에 주입 (네트가 경유하는 공간적 혼잡도 인식).
• Cell-Grid: 셀의 정보가 해당 그리드 영역으로 전달되어 공간적 맥락에 기반을 둠.
• Geometric Cell-Cell: 공간적 인접성을 기반으로 게이트 (Gate) 메커니즘을 통해 이웃의 영향을 조절.

2.4. 계층적 그리드 표현 학습 (Hierarchical Grid Representation Learning)

• Fine-to-Coarse: 미세 그리드 정보를 상위 (Coarse) 그리드로 집계하여 광역 라우팅 패턴을 포착.
• Coarse-to-Fine: 상위 그리드의 전역 맥락을 하위 (Fine) 그리드로 전파하여 지역적 예측을 보강.
• Gated Integration: 로컬 정보와 전역 컨텍스트를 적응적으로 결합하는 게이트 메커니즘을 사용하여 정보의 과부하를 방지.

2.5. 예측 및 학습 전략

• 목표: 셀 레벨과 그리드 레벨의 혼잡도 지도를 동시에 예측.
• 손실 함수:
  • 가중 평균 제곱 오차 (Weighted MSE): 혼잡도가 높은 핫스팟 샘플에 더 큰 가중치를 부여하여 모델이 중요한 영역을 식별하도록 유도.
  • 분산 정규화 (Variance Regularization): 예측값이 일정하게 수렴하는 것을 방지.
• 평가 지표: 평균 제곱 오차 (MSE) 뿐만 아니라 Spearman/Kendall 순위 상관관계를 중시하여 혼잡도 순위를 정확히 맞추는 능력을 평가.

3. 주요 기여 (Key Contributions)

1. 통합된 이질적 그래프 프레임워크 (VeriHGN): 회로 네트리스트 구성 요소와 공간 라우팅 그리드를 단일 그래프로 통합하여 논리적 연결성과 물리적 레이아웃 제약 간의 직접적인 상호작용을 모델링.
2. 다중 해상도 이질적 메시지 전달 아키텍처: 셀, 네트, 계층적 그리드 간의 상호작용을 명시적으로 모델링하여 논리적 연결성과 물리적 레이아웃을 결합한 추론 가능.
3. 성능 입증: ISPD2015, CircuitNet-N14, CircuitNet-N28 등 산업용 벤치마크에서 기존 최첨단 (SOTA) 방법들 (CircuitGNN, MIHC 등) 보다 예측 정확도와 상관관계 지표에서 일관된 개선을 달성.

4. 실험 결과 (Results)

• 벤치마크 데이터셋: ISPD2015, CircuitNet-N14 (14nm), CircuitNet-N28 (28nm) 사용.
• 성능 비교:
  • 순위 기반 지표: VeriHGN 은 셀 레벨과 그리드 레벨 모두에서 Spearman 및 Kendall 순위 상관관계에서 가장 높은 점수를 기록했습니다. 이는 혼잡도 핫스팟의 상대적 심각도를 정확히 파악함을 의미합니다.
  • 오차 기반 지표: MAE(평균 절대 오차) 와 RMSE(평균 제곱근 오차) 에서도 기존 방법들보다 우수한 성능을 보였습니다.
  • MIHC 대비 우위: 기존에 강력한 성능을 보였던 MIHC 와 비교하여, VeriHGN 은 오차 최소화 순위 정확도 간의 트레이드오프 없이 균일한 개선을 보였습니다.
• Ablation Study (성분 분석):
  • 계층적 그리드 제거: 그리드 레벨 예측 성능이 크게 저하됨 (Spearman -14.7%), 다중 스케일 공간 집계의 중요성 입증.
  • Grid-Net 메시지 전달 제거: 셀 및 그리드 레벨 성능 모두 감소하여 공간적 혼잡도 맥락이 네트 표현에 필수적임을 확인.
  • Enriched Features 제거: 손으로 설계된 특징 (HPWL, 핀 밀도 등) 을 제거하고 최소한의 좌표/연결성만 사용 시 성능이 가장 크게 떨어짐. 이는 명시적 특징 인코딩이 학습 효율성에 중요함을 시사.
• 교차 설계 일반화 (Cross-design Generalization):
  • 다른 공정 노드 (예: N28 → N14) 에서의 제로샷 (Zero-shot) 전이 학습 시, VeriHGN 은 MIHC 보다 더 높은 순위 상관관계 유지율 (Retention rate) 을 보였습니다. 이는 제안된 방법이 공정 노드에 의존하지 않는 라우팅 수요 패턴을 더 잘 학습했음을 의미합니다.

5. 의의 및 결론 (Significance & Conclusion)

• 논리적/물리적 통합의 중요성: 이 논문은 회로 설계의 논리적 구조와 물리적 레이아웃을 분리된 모달리티가 아닌, 단일 이질적 그래프로 통합하여 모델링할 때 혼잡도 예측의 정확도와 신뢰성이 크게 향상됨을 증명했습니다.
• 실용적 가치: 라우팅 엔진을 실행하기 전 초기 단계 (Placement 단계 등) 에서 정확한 혼잡도 핫스팟을 식별함으로써, 설계 반복 횟수를 줄이고 Turnaround Time (TAT) 을 단축하여 설계 비용을 절감할 수 있습니다.
• 미래 전망: 기하학적 인코더 브랜치 추가, 타이밍 인식 혼잡도 예측 확장, 도메인 적응 기법을 통한 기술 간 전이성 향상 등이 향후 연구 과제로 제시되었습니다.

요약하자면, VeriHGN은 VLSI 설계의 혼잡도 예측 문제를 해결하기 위해 논리적 연결성과 물리적 공간 정보를 통합한 혁신적인 그래프 신경망 아키텍처를 제시하며, 산업적 벤치마크에서 기존 방법들을 능가하는 성능을 입증했습니다.