AutoVeriFix+: High-Correctness RTL Generation via Trace-Aware Causal Fix and Semantic Redundancy Pruning

이 논문은 고수준 의미 추론과 상태 공간 탐색을 통합한 3 단계 프레임워크인 AutoVeriFix+ 를 제안하여, LLM 기반 Verilog RTL 생성의 기능적 정확도를 80% 이상으로 높이고 불필요한 논리를 25% 제거하여 면적 최적화를 달성함을 보여줍니다.

핵심

🍳 배경: AI 요리사가 실패하는 이유

최근 AI 는 파이썬이나 C++ 같은 소프트웨어 코드를 아주 잘 작성합니다. 마치 요리 실력이 뛰어난 요리사가 일반 요리를 척척 해내는 것과 같습니다. 하지만, **반도체 설계 언어 (Verilog)**는 다릅니다.

• 소프트웨어: 순서대로 요리하면 됩니다. (파이썬)
• 하드웨어: 모든 요리 과정이 동시에 일어나고, 타이밍이 아주 중요합니다. (Verilog)

기존 AI 는 하드웨어 코드를 작성할 때 문법 (문장 부호) 은 맞는데, 실제 작동 원리 (기능) 가 엉망인 경우가 많았습니다. 마치 "재료는 다 넣었는데, 불을 켜는 타이밍이 늦어서 요리가 타버린" 상황과 비슷합니다.

🛠️ 해결책: 'AutoVeriFix+' (자동 수리 및 다듬기 시스템)

저자들은 이 문제를 해결하기 위해 3 단계로 이루어진 새로운 시스템을 만들었습니다. 이 시스템은 AI 가 실수할 때마다 **현명한 요리 보조 (검수자)**가 나서서 고쳐주는 방식입니다.

1 단계: 완벽한 '이론 레시피' 만들기 (Python Reference Model)

• 상황: AI 에게 "이런 기능을 하는 회로를 만들어줘"라고 요청합니다.
• 작업: 먼저 AI 가 **파이썬 (Python)**으로 작동 원리를 설명하는 '이론 레시피'를 작성하게 합니다.
• 이유: AI 는 파이썬을 아주 잘 다룹니다. 그래서 이 '이론 레시피'는 거의 100% 완벽합니다.
• 비유: 요리사가 "이 요리는 어떻게 만들어야 맛있는지"를 글로 완벽하게 적어내는 단계입니다. 이 글이 나중에 실제 요리를 검증할 **기준 (Golden Model)**이 됩니다.

2 단계: 실제 '요리' 시작하고 문법 고치기 (RTL Generation)

• 상황: 이제 AI 가 실제 반도체 설계 언어 (Verilog) 로 코드를 작성합니다.
• 작업: 작성된 코드가 문법 오류 (누락된 세미콜론 등) 가 있는지 검사합니다.
• 비유: 요리사가 실제 요리를 시작하지만, 처음에는 실수가 많습니다. "소금 넣는 법을 잊어버렸다"거나 "냄비가 없다"는 식의 문법적 실수를 먼저 고쳐줍니다.

3 단계: 핵심! '초고속 카메라'로 내부 상태 확인하고 다듬기 (Trace-Aware Optimization)

이 부분이 이 논문의 가장 혁신적인 부분입니다. 기존 방식은 "요리 결과가 맛있다/맛없다"만 확인했지만, 이 시스템은 내부 과정을 자세히 들여다봅니다.

• A. 초고속 카메라 (Concolic Testing):

  • AI 가 만든 코드를 실행하면서, **매 초마다 내부의 모든 상태 (레지스터 값, 신호 흐름)**를 기록합니다.
  • 비유: 요리가 타는 순간을 초고속 카메라로 찍어서, "어느 순간에 불이 너무 세졌는지", "어느 재료가 섞일 때 타이밍이 늦었는지"를 정확히 찾아냅니다.
  • AI 에게 "결과가 틀렸다"고만 말하지 않고, **"3 초째에 A 재료가 B 재료와 섞일 때 타이밍이 늦어서 C 가 타버렸다"**고 구체적으로 알려줍니다. AI 는 이 정보를 바탕으로 정확한 타이밍을 수정합니다.

• B. 불필요한 재료 제거 (Redundancy Pruning):

  • AI 는 종종 쓸데없는 코드를 추가합니다. (예: 절대 쓰이지 않는 '기본값' 처리)
  • 시스템은 "이 부분은 절대 실행되지 않는 죽은 코드 (Dead Code)"를 찾아냅니다.
  • 비유: 요리할 때 절대 쓰지 않는 낡은 칼이나 쓸데없는 장식품을 치워버려서, 요리를 더 깔끔하고 효율적으로 만듭니다. (반도체 면적을 줄여줍니다.)

📊 결과: 얼마나 좋아졌나요?

이 시스템을 적용한 결과, AI 가 만든 하드웨어 코드의 정확도가 80% 이상으로 크게 향상되었습니다. 특히 기존에 AI 가 가장 힘들어하던 복잡한 타이밍 오류를 90% 이상 성공적으로 고쳤습니다. 또한, 불필요한 코드를 제거하여 칩의 크기를 약 25% 줄이는 효과도 얻었습니다.

💡 요약

이 논문은 **"AI 가 하드웨어를 설계할 때, 단순히 결과물만 확인하는 게 아니라, 내부 작동 과정을 초고속 카메라로 찍어 분석하고, 불필요한 부분을 다듬어주는 새로운 시스템"**을 제안했습니다.

마치 **초보 요리사 (AI)**에게 **완벽한 레시피 (파이썬 모델)**를 주고, **현명한 요리 보조 (검수 시스템)**가 초고속 카메라로 실수를 찾아내어 가르쳐주니, **마스터급 요리 (고품질 반도체)**가 완성된 것과 같습니다.

기술 요약

1. 문제 정의 (Problem Statement)

대형 언어 모델 (LLM) 은 Python 이나 C++ 과 같은 고수준 프로그래밍 언어의 코드 생성에서는 탁월한 성능을 보이지만, 하드웨어 기술 언어 (HDL) 인 Verilog 에 적용할 때는 다음과 같은 심각한 한계에 직면합니다.

• 데이터 부족: 고품질의 Verilog 학습 데이터가 소프트웨어에 비해 현저히 부족하여, LLM 의 기능적 정확도 (Functional Correctness) 가 낮습니다.
• 구문 중심의 오류 수정: 기존 방법들은 주로 컴파일러 오류 메시지나 구문 (Syntax) 교정에 집중하여, 내부 상태 전이 (State Transition) 오류나 복잡한 순차 논리 (Sequential Logic) 의 기능적 결함을 해결하지 못합니다.
• 검증의 한계: 기존의 블랙박스 테스트 (I/O 매칭만 확인) 는 내부 상태가 잘못되어도 출력만 일치하면 오류를 놓치는 '침묵하는 버그 (Silent Bugs)'를 발견하지 못합니다.
• 불필요한 로직: LLM 이 생성한 코드는 기능은 작동할지라도, 합성 시 면적 (Area) 을 낭비하는 중복 로직이나 죽은 코드 (Dead Code) 를 포함하는 경우가 많습니다.

2. 방법론 (Methodology: AutoVeriFix+)

이 논문은 3 단계 프레임워크를 제안하여 고수준의 의미 추론 (Python) 과 상태 공간 탐색 (Concolic Testing) 을 결합합니다.

1 단계: Python 기반 참조 모델 생성 (Python-Assisted Reference Modeling)

• 목표: 자연어 명세를 기반으로 LLM(Stage 1) 이 고수준 Python 참조 모델 (Golden Model) 과 초기 테스트 벡터를 생성합니다.
• 메커니즘:
  • 생성된 Python 코드는 구문 검증과 커버리지 분석을 거칩니다.
  • 커버리지가 부족하면 LLM 에게 피드백을 주어 테스트 입력을 정제 (Refinement) 하여, 후속 단계의 Concolic 테스트를 위한 고품질 시드 (Seed) 를 확보합니다.
  • 이 Python 모델은 하드웨어 합성용이 아니라, Verilog 의 **기능적 정답 (Oracle)**으로 사용됩니다.

2 단계: 반복적 RTL 정제 (Iterative RTL Refinement)

• 목표: LLM(Stage 2) 이 Python 명세를 기반으로 초기 Verilog RTL 을 생성하고, 구문 오류를 수정합니다.
• 메커니즘:
  • 생성된 Verilog 는 컴파일러를 통해 구문 오류를 수정받습니다.
  • 자동 계측 (Instrumentation): RTL 에 모니터링 로직을 주입하여 시뮬레이션 중 레지스터 상태와 실행 경로 (Trace) 를 기록합니다. 이는 3 단계의 심층 분석을 위한 기반이 됩니다.

3 단계: 트레이스 인식 최적화 및 가지치기 (Trace-Aware Optimization and Pruning)

• 핵심 기술: Concolic Testing (구체적 시뮬레이션 + 기호적 실행) 엔진을 도입합니다.
• 기능적 디버깅 (Causal Fix):
  • Python Golden Model 과 Verilog DUT 를 병렬로 실행하여 I/O 불일치를 감지합니다.
  • 단순한 출력 오차가 아닌, **사이클 단위 실행 트레이스 (Execution Trace)**와 내부 레지스터 스냅샷을 LLM 에게 제공합니다.
  • 이를 통해 LLM 은 "어떤 내부 상태 변화가 오류를 유발했는지"에 대한 **인과적 맥락 (Causal Context)**을 파악하여 정밀하게 버그를 수정합니다.
• 중복 로직 제거 (Semantic Redundancy Pruning):
  • Concolic 테스트를 통해 도달 가능한 (Reachable) 과 도달 불가능한 (Unreachable) 논리 분기를 식별합니다.
  • 도달 불가능한 코드를 LLM 에게 식별하여 제거함으로써 하드웨어 면적을 최적화합니다.

3. 주요 기여 (Key Contributions)

1. 소프트웨어 중심의 오라클 활용: LLM 의 Python 생성 능력을 활용하여 Verilog 생성의 기능적 기준점 (Golden Model) 을 자동 생성하는 프레임워크를 제안했습니다.
2. 화이트박스 기반 자동 계측 및 피드백: 블랙박스 테스트를 넘어, 내부 상태와 실행 경로를 실시간으로 모니터링하고 이를 LLM 에게 피드백하여 복잡한 상태 전이 오류를 해결하는 메커니즘을 도입했습니다.
3. 인과적 디버깅 및 최적화: 사이클 단위의 트레이스 데이터를 기반으로 LLM 이 정밀한 버그 수정과 불필요한 로직 제거 (Semantic Pruning) 를 수행하도록 유도합니다.
4. 성능 입증: 기존 최첨단 방법론 및 상용 LLM 을 능가하는 기능적 정확도와 하드웨어 효율성을 입증했습니다.

4. 실험 결과 (Experimental Results)

• 기능적 정확도 (Functional Correctness):
  • VerilogEval-machine 데이터셋에서 **Pass@10 점수 90.2%**를 기록하여, 기존 도메인 특화 모델 (OriGen, RTLCoder 등) 과 상용 모델 (GPT-4, Claude3) 을 모두 압도했습니다.
  • 엄격한 벤치마크에서 80% 이상의 기능적 정확도를 달성했습니다.
• 거짓 긍정률 (False Positive Rate, FPR) 감소:
  • 기존 베이스라인 (GPT-4) 은 검증된 설계 중 약 28.4% 가 실제로는 기능적 오류를 포함하는 높은 FPR 을 보였습니다.
  • AutoVeriFix+ 의 Concolic 테스트와 트레이스 기반 피드백을 적용한 결과, FPR 을 2.0% 로 극적으로 감소시켜 검증의 신뢰성을 높였습니다.
• 하드웨어 최적화 (Area Optimization):
  • 벤치마크 평균 25% 의 중복 로직을 제거하여 하드웨어 면적을 최적화했습니다.
  • Yosys 합성 결과, VerilogEval-human 기준 총 게이트 수를 약 26.6% 감소시켰습니다.
• 커버리지 향상:
  • Concolic 테스트를 통해 초기 테스트 벡터 대비 브랜치 커버리지를 크게 향상시켰습니다 (예: RTLLM v1.1 에서 99.63% 달성).

5. 의의 및 결론 (Significance)

이 연구는 LLM 을 이용한 하드웨어 설계 자동화 분야에서 단순한 코드 생성을 넘어, 검증 (Verification) 과 최적화 (Optimization) 가 통합된 폐루프 시스템을 구축했다는 점에서 의의가 큽니다.

• 신뢰성 확보: 하드웨어 설계의 치명적인 결함인 '침묵하는 버그'를 내부 상태 트레이스를 통해 조기에 발견하고 수정함으로써, LLM 생성 코드의 상용화 가능성을 높였습니다.
• 효율성 증대: 불필요한 로직을 자동으로 제거하여 하드웨어 자원 (면적, 전력) 을 절약하는 지능형 설계 흐름을 제시했습니다.
• 패러다임 전환: 고수준 언어 (Python) 의 높은 추론 능력을 저수준 하드웨어 언어 (Verilog) 의 검증 오라클로 활용하는 새로운 접근 방식을 제시하여, 데이터 부족 문제를 우회하고 기능적 정확도를 획기적으로 개선했습니다.

결론적으로, **AutoVeriFix+**는 LLM 이 생성한 RTL 코드의 기능적 정확성과 하드웨어 효율성을 동시에 보장하는 강력한 자동화 프레임워크로서, 미래의 AI 기반 EDA 도구 발전에 중요한 기여를 할 것으로 기대됩니다.