FPGA Acceleration of Matrix-Element Calculations for Monte Carlo Event Generation

ملخص تقني: تسريع المصفوفات باستخدام الـ FPGA لحسابات عناصر المصفوفة في توليد أحداث مونت كارلو

بيان المشكلة
يعتمد النمذجة الدقيقة لتصادمات البروتونات في مصادم الهادرونات الكبير (LHC) على مولدات أحداث مونت كارلو (MC)، مثل MadGraph5 aMC@NLO (MG5aMC)، لحساب مربعات عناصر المصفوفة عبر عينات واسعة من فضاء الطور. وبينما دمجت هذه المولدات تقنيات التسريع للمعالجات المركزية (CPUs) ووحدات معالجة الرسوميات (GPUs) المتجهة، إلا أن التعقيد الحسابي لتقييم عنصر المصفوفة ينمو بشكل غير خطي مع رتبة الاضطراب وتعدد الحالات النهائية. وهذا يضع متطلبات شديدة على موارد الحوسبة وكفاءة الطاقة. ورغم أن مصفوفات البوابات المنطقية القابلة للبرمجة (FPGAs) توفر توازياً دقيقاً وكفاءة طاقة فائقة، إلا أن تطبيقها في هذا المجال لا يزال غير مستقصى بشكل كافٍ بسبب الصعوبة التاريخية في مطابقة تدفقات التحكم المعقدة والمنظمة وعدد العمليات الحسابية العالية مع الأجهزة.

المنهجية
يقدم المؤلفون دراسة تسريع تعتمد على FPGA تستهدف مسرع AMD Alveo U250 (Xilinx UltraScale+ XCU250). وتستخدم الدراسة استراتيجيتين متكاملتين باستخدام MG5aMC كإطار عمل مرجعي:

1. تسريع سير العمل الكامل: بالنسبة للعملية المرجعية $e^+e^- \to \mu^+\mu^-$، يقوم المؤلفون بتنفيذ سلسلة تقييم الحدث الكاملة على الـ FPGA. يتضمن ذلك توليد فضاء الطور (باستخدام خوارزمية تعتمد على RAMBO)، وتقييم عنصر المصفوفة (عبر تنفيذ للأجهزة لصيغة HELAS)، وجمع الهيليسيتي (Helicity summation). يستخدم التنفيذ تمثيلاً عددياً بنقطة ثابتة (Fixed-point) لتقليل استخدام الموارد مع الحفاظ على الدقة.
2. تسريع النواة الانتقائي: بالنسبة للعمليات الهادرونية الأكثر تعقيداً ($gg \to t\bar{t} + X$ مع زيادة تعدد النفاثات)، اعتُبر رسم سير عمل عنصر المصفوفة الكامل على الـ FPGA غير ممكن بسبب قيود الموارد. بدلاً من ذلك، ركز المؤلفون على تسريع نواة "الجبر اللوني" (color-algebra). تتضمن هذه المرحلة ضرب المصفوفات المسبقة الحساب لجزئيات السعة مع مصفوفة لونية. تقوم الـ FPGA بتنفيذ هذا الاختزال المصفوفي-المتجهي المهيكل، بينما يتولى المعالج المركزي (CPU) مراحل سير العمل المتبقية.

تفاصيل التنفيذ

• البنية: تستخدم التصاميم بنية تدفق بيانات متسلسلة (Streaming dataflow) تُدار بواسطة أدوات Xilinx Vitis. يتكون خط الأنابيب (Pipeline) من محمل مدخلات، ومراحل معالجة (توليد فضاء الطور أو اختزال اللون)، وكاتب مخرجات، متصلة عبر قنوات تدفق داخل الشريحة (hls::stream).
• التمثيل العددي: جانب حاسم من المنهجية هو الاستخدام التكيفي للتنسيقات العددية. يستخدم تنفيذ $e^+e^- \to \mu^+\mu^-$ الحساب بالنقطة الثابتة طوال الوقت. أما بالنسبة لنوى الجبر اللوني، فيُستخدم تنسيق الفاصلة العائمة أحادي الدقة (FP32) لحالات النفاثة الواحدة والنفاثتين، بينما يستخدم حال النفاثة الثلاثية (الذي يتضمن أساساً لونياً بـ 120 سعة) تمثيلاً بالنقطة الثابتة مع تحجيم صريح لإدارة ضغط الموارد وضمان استقرار التوقيت (Timing closure).
• مقاييس التقييم: يتم تقييم الأداء عبر الإنتاجية (حدث/ثانية)، وقت التنفيذ، الطاقة لكل حدث، واستغلال الموارد (LUTs, FFs, DSPs, BRAM). وتجرى المقارنات مع تنفيذات CPU (AMD EPYC, Intel i7) وGPU (RTX 3050, RTX 6000, H100) المتاحة ضمن إطار عمل MG5aMC.

النتائج الرئيسية

• الدقة العددية:

  • بالنسبة لسير العمل الكامل لـ $e^+e^- \to \mu^+\mu^-$، يحقق تنفيذ الـ FPGA بالنقطة الثابتة متوسط خطأ نسبي قدره 0.160% مقارنة بالمرجع المزدوج الدقة في الـ CPU، مع انحرافات قصوى تقل عن 1.4%.
  • بالنسبة لنوى الجبر اللوني، تظهر تنفيذات FP32 أخطاء ضئيلة جداً ($<0.01\%$). ويظهر منحى النفاثة الثلاثية (النقطة الثابتة) متوسط خطأ نسبي أعلى (0.41%)، لكن الخطأ المطلق يظل صغيراً ($4.68 \times 10^{-6}$)، حيث تظهر غالبية الأحداث انحرافاً ضئيلاً.

• الأداء والإنتاجية:

  • سير العمل الكامل ($e^+e^- \to \mu^+\mu^-$): يحقق تكوين الـ FPGA بـ 8 وحدات حسابية (8-CU) إنتاجية تبلغ $4.01 \times 10^8$ حدث/ثانية. ويمثل هذا تسريعاً قدره 95.7 ضعفاً تقريباً عن Intel i7-13700، و10.0 أضعاف عن RTX 6000، و6.15 ضعفاً عن H100.
  • النوى اللونية ($gg \to t\bar{t} + X$): تظهر الـ FPGA مزايا متزايدة مع ارتفاع تعقيد العملية. بالنسبة لنواة اللون للنفاثة الثلاثية، تعد الـ FPGA أسرع بحوالي 389 ضعفاً من AMD EPYC، و560 ضعفاً من Intel i7، و245 ضعفاً من RTX 6000، و85 ضعفاً من H100. ويشير المؤلفون إلى أنه في حالة النفاثة الواحدة، تظل H100 هي الأسرع، لكن ميزة الـ FPGA تنمو بشكل كبير مع تعدد النفاثات.

• كفاءة الطاقة:

  • يعد تنفيذ الـ FPGA هو المنصة الأكثر كفاءة في استهلاك الطاقة. في تكوين 8-CU، تستهلك 0.18 ميكرو جول لكل حدث. وهذا أقل بكثير من خطوط الأساس لـ GPU (1.41 ميكرو جول لـ H100، و2.21 ميكرو جول لـ RTX 6000) ومن خط الأساس لـ CPU (26.3 ميكرو جول).

• استغلال الموارد والقابلية للتوسع:

  • يسلط تحليل الموارد الضوء على أن استخدام معالج الإشارات الرقمية (DSP) هو العائق الأساسي أمام التوسع. يستهلك سير العمل الكامل (8-CU) حوالي 70% من الـ DSPs المتاحة.
  • تؤكد الدراسة أن التمثيل العددي يحدد القابلية للتوسع: كان الانتقال إلى حساب النقطة الثابتة لنواة اللون للنفاثة الثلاثية ضرورياً لتناسب التصميم داخل موارد الجهاز وتحقيق استقرار التوقيت، في حين كان تنفيذ الفاصلة العائمة غير ممكن.

الأهمية والادعاءات
يزعم البحث أن الـ FPGAs تشكل بنية تنافسية وفعالة لبعض أعباء عمل توليد أحداث مونت كارلو في فيزياء الطاقة العالية. ويؤكد المؤلفون أن:

1. التسريع من البداية إلى النهاية (End-to-end) للعمليات البسيطة ممكن على الـ FPGAs مع إنتاجية عالية وكفاءة طاقة.
2. التسريع الانتقائي للنوى المهيكلة (مثل الجبر اللوني) يقدم استراتيجية قابلة للتوسع للعمليات الأكثر تعقيداً حيث يكون رسم سير العمل الكامل غير ممكن.
3. التمثيل العددي هو معلم تصميم حرج؛ حيث يتيح حساب النقطة الثابتة تحقيق النوى المعقدة التي قد تتجاوز موارد الـ FPGA لولا ذلك، بشرما إذا ظل الانحراف العددي ضمن الحدود المقبولة للتطبيقات الفيزيائية.
4. تدعم النتال استخدام الـ FPGAs كحل مكمل في بيئات الحوسبة غير المتجانسة لتوليد الأحداث واسع النطاق، خاصة حيث تُعطى الأولوية لكفاءة الطاقة ومعالجة الإنتاجية العالية لنوى محددة.

يخلص المؤلفون إلى أنه رغم أن القابلية للتوسع الحالية مقيدة بموارد الأجهزة (تحديداً توافر DSP) وتعقيد التوجيه (Routing)، إلا أن الـ FPGAs توفر منصة مرنة يمكن تكييفها مع بنية وتكلفة الحوسبة للعمليات الفيزيائية الأساسية.