76 Arbeiten
Diese Arbeit stellt die Hybrid Residue Floating Numerical Architecture (HRFNA) vor, eine neuartige numerische Architektur für FPGAs, die durch die Kombination von residueller Arithmetik und Exponenten-Skalierung hohe Durchsatzraten und Energieeffizienz bei formal nachweisbaren Fehlergrenzen erreicht.
Die Studie stellt zwei rein softwarebasierte Techniken, Overflow-Aware Scaling (OAS) und Macro Block Scaling (MBS), vor, die die Genauigkeit des MXFP4-Formats für Large Language Models signifikant verbessern und die Leistungslücke zu NVFP4 von durchschnittlich 10 % auf unter 1 % verringern, ohne Hardwareänderungen vorzunehmen.
Die Studie „VeriInteresting" liefert eine empirische Analyse der Wechselwirkungen zwischen verschiedenen Sprachmodellklassen und Prompt-Strategien bei der Verilog-Code-Generierung und identifiziert generalisierbare Muster sowie modellspezifische Trends.
Der autonome Agent „Design Conductor" hat es erstmals geschafft, innerhalb von 12 Stunden vollständig eigenständig einen funktionsfähigen RISC-V-Prozessor (VerCore) mit einer Taktfrequenz von 1,48 GHz von der Anforderungsspezifikation bis zur fertigen GDSII-Layoutdatei zu entwerfen und zu verifizieren.
Das Paper stellt CktEvo vor, ein Benchmark und Referenzrahmen für die evolutionäre Optimierung von RTL-Code auf Repository-Ebene, der mittels eines geschlossenen Regelkreises aus LLM-Änderungen und Toolchain-Feedback funktionserhaltende Verbesserungen von Leistung, Leistungsaufnahme und Flächennutzung (PPA) in realen Hardware-Designs ohne menschliches Eingreifen ermöglicht.
Die Arbeit stellt SiliconMind-V1 vor, ein einheitliches Multi-Agenten-Framework, das durch testgestützte Verifikation und Debugging-Workflows lokal feinabgestimmte Sprachmodelle befähigt, funktional korrekten Verilog-Code effizienter zu generieren als bisherige State-of-the-Art-Ansätze.
Das Paper stellt AnalogToBi vor, ein Framework zur automatischen Generierung von analogen Schaltungstopologien auf Bauteilebene, das durch eine bipartite Graphendarstellung, grammatikgesteuertes Decodieren und Daten-Augmentierung elektrische Validität sowie hohe Neuheit sicherstellt und dabei die Leistungsfähigkeit bestehender Methoden übertrifft.
Die Arbeit stellt KernelCraft vor, den ersten Benchmark, der nachweist, dass agentic LLM-Systeme durch einen feedbackgesteuerten Workflow effizient und korrekt optimierte Low-Level-Kernel für neuartige Hardware-Architekturen mit bisher unbekannten Instruktionssätzen generieren können.
Die Arbeit stellt ALADIN vor, ein Framework zur genauigkeits- und latenzbewussten Analyse des Designraums für gemischt-präzise quantisierte neuronale Netze auf eingebetteten KI-Beschleunigern, das die Bewertung von Trade-offs zwischen Genauigkeit, Latenz und Ressourcenverbrauch ohne physische Bereitstellung auf der Zielplattform ermöglicht.
Diese Doktorarbeit stellt neuartige, kosteneffiziente Methoden zur Zuverlässigkeitsbewertung und -verbesserung von Deep-Learning-Hardware-Beschleunigern vor, darunter analytische Bewertungswerkzeuge, optimierte Kompromisse zwischen Quantisierung und Fehlertoleranz sowie die Echtzeit-Technik AdAM, die eine hohe Zuverlässigkeit bei deutlich reduzierten Hardwarekosten ermöglicht.
Diese Arbeit bietet eine umfassende Analyse und einen empirischen Vergleich von Edge- und In-Sensor-AI-Prozessoren, wobei Benchmarks auf GAP9, STM32N6 und Sony IMX500 die überlegene Energieeffizienz und den Reifegrad von In-Sensor-Verarbeitung im Vergleich zu herkömmlichen Mikrocontroller- und Beschleuniger-Architekturen unterstreichen.
Dieser Artikel stellt eine datenratenbewusste CNN-Beschleunigerarchitektur für FPGAs vor, die durch Multi-Pixel-Verarbeitung und eine optimierte Designraumexploration die Hardwareauslastung verbessert und den Einsatz komplexer CNNs auf einem einzigen FPGA bei verschiedenen Datenraten ermöglicht.
Das Paper stellt ARKV vor, einen adaptiven und ressourceneffizienten Rahmen zur Verwaltung des KV-Caches bei Large Language Models, der durch dynamische Zuweisung von Präzisionsniveaus basierend auf Aufmerksamkeitsdynamiken und Token-Wichtigkeit die Speichernutzung um den Faktor vier reduziert, während die Genauigkeit bei langen Kontexten nahezu erhalten bleibt.
Diese Arbeit zeigt, dass sich bei Matrixmultiplikationen und Faltungen asymptotisch jede reelle Multiplikation durch eine einzige Quadrierung und jede komplexe Multiplikation durch drei Quadrierungen ersetzen lässt, was aufgrund des geringeren Hardwareaufwands für Quadrierer zu erheblichen Ressourcenreduktionen führt.
Diese Studie bewertet die blinden Reset-Verfahren zur ancilla-Wiederverwendung auf Superconducting- und Trapped-Ion-Plattformen und zeigt, dass durch sequenzbasiertes Recycling die Zykluslatenz um bis zu 38-fach reduziert werden kann, während die Ancilla-Reinheit und die logische Fehlerrate erhalten bleiben.
Diese Arbeit stellt einen Sensitivitäts-basierten Kompressionsrahmen für Reservoir Computing vor, der durch systematische Kombination von Pruning und Quantisierung die Hardware-Effizienz auf FPGAs erheblich steigert, ohne die Modellgenauigkeit zu beeinträchtigen.
Das Paper stellt FormalRTL vor, ein verifiziertes Multi-Agenten-Framework, das Software-Referenzmodelle als formale Spezifikationen nutzt, um die zuverlässige und skalierbare Generierung von industrietauglichem RTL-Code mittels großer Sprachmodelle zu ermöglichen.
Die Arbeit stellt Kareto vor, einen adaptiven Optimierer für die mehrstufige Speicherkonfiguration von KV-Caches in LLM-Diensten, der durch effiziente Pareto-Frontier-Suche und feinkörnige Anpassung die Kosten, den Durchsatz und die Latenz unter variierenden Arbeitslasten signifikant verbessert.
Diese umfassende Übersicht untersucht FPGA-basierte KI-Beschleuniger, indem sie deren architektonische Vorteile gegenüber ASICs und GPUs hervorhebt, verschiedene Hardware-Optimierungstechniken analysiert und aktuelle Herausforderungen sowie zukünftige Innovationsmöglichkeiten für das Design solcher Beschleuniger aufzeigt.
Die Arbeit stellt die AetherFloat-Familie vor, eine hardwareoptimierte Quad-Radix-Gleitkomma-Architektur für KI-Beschleuniger, die durch den Verzicht auf Block-Skalierung und die Einführung expliziter Mantissen signifikante Verbesserungen bei Chipfläche, Energieverbrauch und Latenz ermöglicht, wobei AF8 speziell als Block-Scale-Free-Format für Inferenz mit Quantisierungsbewusstsein entwickelt wurde.