76 Arbeiten
Die Arbeit stellt ChatNeuroSim vor, ein Framework auf Basis von Large Language Models, das den gesamten Workflow für die Bereitstellung und Optimierung von Compute-in-Memory-Beschleunigern automatisiert und durch Design-Space-Pruning die Identifizierung optimaler Konfigurationen für DNN-Workloads erheblich beschleunigt.
Diese Studie führt eine systematische, schichten- und blockweise Sensitivitätsanalyse der FP4-Quantisierungsformate NVFP4 und MXFP4 auf verschiedenen Qwen2.5-Modellskalen durch und identifiziert dabei, dass MLP-Projektionsschichten die höchste Empfindlichkeit aufweisen, während die Sensitivität nicht ausschließlich auf die letzten Blöcke beschränkt ist.
Die Arbeit stellt bsort vor, einen theoretisch effizienten, nicht-vergleichsbasierten Sortieralgorithmus für Ganzzahlen und Gleitkommazahlen, der durch eine von Binärschnellsortieren abgeleitete Methode eine Laufzeit von und einen zusätzlichen Speicherbedarf von erreicht.
Die Arbeit führt die -Ungleichung ein, um zu zeigen, dass Mixture-of-Experts-Modelle aufgrund einer doppelten Ineffizienz bei der Inferenz – nämlich fragmentierter Gewichtswiederverwendung und begrenztem HBM-Speicher für den KV-Cache – bei langen Kontexten strukturell gegenüber dichteren Modellen benachteiligt sind, was ihre Trainings-FLOP-Effizienz nicht auf die Laufzeitleistung überträgt.
Das Paper stellt EPIC vor, ein verteiltes wissenschaftliches Lernframework, das durch hardware- und physikgesteuerte Kodierung und Dekodierung die Kommunikationskosten und Latenz bei der Full-Waveform-Inversion drastisch senkt, ohne dabei die physikalische Genauigkeit zu beeinträchtigen.
Diese Arbeit schlägt ein kosteneffizientes Framework vor, das funktional fehlerhafte, aber strukturell aussagekräftige von LLMs generierte RTL-Codes nutzt, um Netlist-Repräsentationen zu lernen und so die Datenknappheit für das Training von KI-Modellen in der Schaltungsanalyse zu überwinden.
Die Arbeit stellt DendroNN vor, ein neuartiges, dendritenzentrisches neuronales Netzwerk, das durch die Nachahmung von Sequenzerkennungsmechanismen in Dendriten und eine gradientenfreie Umverdrahtung energieeffiziente, hochpräzise Klassifizierung von ereignisbasierten Daten ermöglicht und dabei eine Hardware-Architektur mit bis zu vierfacher Effizienzsteigerung gegenüber bestehenden neuromorphen Systemen bietet.
TrainDeeploy ist ein Framework, das die hardwarebeschleunigte, parameter-effiziente Feinabstimmung von kleinen Transformer- und CNN-Modellen direkt auf extrem ressourcenbeschränkten Edge-Geräten ermöglicht und damit erstmals einen vollständigen On-Device-Trainings-Pipeline für heterogene SoCs bereitstellt.
Die Arbeit stellt Nemo vor, einen Cache für winzige Objekte auf logisch strukturierten Flash-Geräten, der durch eine erhöhte Hash-Kollisionswahrscheinlichkeit, einen Bloom-Filter-basierten Index und ein hybrides Hotness-Tracking gleichzeitig eine geringe Schreibverstärkung, hohe Speichereffizienz und eine niedrige Fehlerrate erreicht.
Die vorgestellte Arbeit stellt HaLoRA vor, eine hardwarebewusste Low-Rank-Adaptionsmethode, die durch die Kombination von RRAM-basierten Vorkenntnissen und SRAM-basierten LoRA-Zweigen die Energieeffizienz von LLMs drastisch verbessert und gleichzeitig die durch RRAM-Rauschen verursachten Genauigkeitsverluste durch ein neuartiges Trainingsverfahren kompensiert.
Das Paper stellt HDLxGraph vor, ein Framework, das durch die Integration von Abstract Syntax Trees und Data Flow Graphs in Retrieval-Augmented Generation die Lücken bei der Verarbeitung von Hardware-Beschreibungssprachen schließt und gleichzeitig einen neuen Benchmark namens HDLSearch einführt, um die Genauigkeit von Such-, Debugging- und Vervollständigungsaufgaben signifikant zu verbessern.
Die Studie zeigt, dass optimierte Many-Hypercube-Codes mit kleineren Basis-Codes und effizienteren Encodern nicht nur die experimentelle Realisierung erleichtern, sondern auch niedrigere logische Fehlerraten und eine bessere Leistung bei logischen Gattern im Vergleich zu früheren Designs erreichen.
Diese Arbeit stellt einen neuartigen Ansatz für datenratenbewusste, kontinuierliche CNN-Architekturen auf FPGAs vor, der durch geschicktes Interleaving von Signalen und Teilen von Hardwareeinheiten eine nahezu 100-prozentige Hardwareauslastung erreicht und so komplexe Modelle wie MobileNet mit hoher Durchsatzrate auf einem einzigen Chip implementierbar macht.
Die Arbeit stellt Orion vor, ein Open-Source-System, das erstmals eine direkte Programmierung und effizientes Training von Large Language Models auf der Apple Neural Engine ermöglicht, indem es CoreML umgeht, eine detaillierte Charakterisierung der Hardware-Einschränkungen liefert und durch innovative Kompilierungs- und Patching-Techniken eine signifikante Beschleunigung des Trainings erreicht.
Die Arbeit stellt Space-Control vor, einen Hardware-Software-Co-Design-Ansatz, der durch Authentifizierung des Ausführungskontexts und cache-basierte Zugriffskontrolle eine prozessspezifische Isolation für gemeinsam genutzten CXL-basierten disaggregierten Speicher ermöglicht und dabei nur einen minimalen Performance-Overhead von 3,3 % verursacht.
Das Paper stellt Mozart vor, einen neuartigen Algorithmus-Hardware-Co-Design-Rahmen, der durch eine modulare Expertenallokation und ein fein granulares Scheduling die effiziente Ausbildung von Mixture-of-Experts-LLMs auf 3,5D-Wafer-Scale-Chiplet-Architekturen ermöglicht.
Diese Studie stellt eine hardware-effiziente und erklärbare Störungserkennung für 5G-Netze vor, die auf dem Convolutional Tsetlin Machine (CTM) basiert und im Vergleich zu herkömmlichen neuronalen Netzen eine deutlich geringere Speichernutzung sowie schnellere Trainingszeiten bei vergleichbarer Genauigkeit auf realen SSB-Daten bietet.
Die Studie stellt einen neuartigen siliziumphotonischen Beschleuniger vor, der Diffusionsmodelle für generative KI-Anwendungen im Vergleich zu aktuellen elektronischen Lösungen um den Faktor 3 bei der Energieeffizienz und um den Faktor 5,5 beim Durchsatz verbessert.
Diese Dissertation schlägt vor, den Engpass im Speichersystem durch den Übergang von datenagnostischen zu dateninformierten Mikroarchitektur-Techniken zu überwinden, die maschinelles Lernen und semantische Datenmerkmale nutzen, um Leistung und Energieeffizienz signifikant zu steigern.
ConnChecker ist ein graphenbasiertes Werkzeug zur automatisierten Ursachenanalyse von Formal-Connectivity-Checks, das durch die Integration von Abhängigkeitsgraphen und Fehlerberichten die Debugging-Zeit in komplexen SoC-Designs um bis zu 80 % reduziert.