cs.AR Arbeiten | Gist.Science

An Integrated Failure and Threat Mode and Effect Analysis (FTMEA) Framework with Quantified Cross-Domain Correlation Factors for Automotive Semiconductors

Diese Arbeit stellt ein integriertes FTMEA-Rahmenwerk für Automotive-Halbleiter vor, das durch die Einführung quantifizierter, domainsübergreifender Korrelationsfaktoren (CDCFs) eine systematische gemeinsame Analyse von funktioneller Sicherheit und Cybersecurity ermöglicht und so verborgene Risiken aufdeckt sowie die Risikopriorisierung präzisiert.

Antonino Armato, Marzana Khatun, Sebastian FischerMon, 09 Ma💻 cs

Unifying Logical and Physical Layout Representations via Heterogeneous Graphs for Circuit Congestion Prediction

Die Arbeit stellt VeriHGN vor, ein auf einem heterogenen Graphen basierendes Framework, das logische und physikalische Layout-Repräsentationen vereint, um die Genauigkeit der Vorhersage von Leitungsüberlastungen in VLSI-Designs im Vergleich zu bestehenden Methoden signifikant zu verbessern.

Runbang Hu, Bo Fang, Bingzhe Li, Yuede JiFri, 13 Ma🤖 cs.AI

FPGA-Enabled Machine Learning Applications in Earth Observation: A Systematic Review

Diese systematische Übersichtsarbeit analysiert gemäß PRISMA 2020 68 Experimente zur onboard-Einsatz von Machine-Learning-Modellen auf FPGAs für die Erdbeobachtung und stellt zwei neue Taxonomien für effiziente Modellarchitekturen sowie Implementierungsstrategien vor.

Cédric Léonard, Dirk Stober, Martin Schulz2026-03-06💻 cs

HDLFORGE: A Two-Stage Multi-Agent Framework for Efficient Verilog Code Generation with Adaptive Model Escalation

HDLFORGE ist ein zweistufiges Multi-Agenten-Framework, das durch adaptive Eskalation von kompakten zu leistungsstärkeren LLMs und einen gegenbeispielgesteuerten formalen Agenten die Genauigkeit bei der Verilog-Code-Generierung verbessert und dabei die Latenz im Vergleich zu einstufigen Systemen signifikant reduziert.

Armin Abdollahi, Saeid Shokoufa, Negin Ashrafi + 2 more2026-03-06💻 cs

Hardware-Software Co-design for 3D-DRAM-based LLM Serving Accelerator

Das Papier stellt Helios vor, einen auf Hybrid-Bonding basierenden LLM-Serving-Beschleuniger, der durch eine räumlich bewusste KV-Cache-Allokation und optimierte verteilte Aufmerksamkeitsausführung dynamische Workloads effizienter verarbeitet als bestehende GPU- und NMP-Designs und dabei signifikante Verbesserungen bei Geschwindigkeit und Energieeffizienz erzielt.

Cong Li, Yihan Yin, Chenhao Xue + 7 more2026-03-06💻 cs

VMXDOTP: A RISC-V Vector ISA Extension for Efficient Microscaling (MX) Format Acceleration

Die Arbeit stellt VMXDOTP vor, eine RISC-V-Vector-ISA-Erweiterung, die durch die Einführung einer spezialisierten Instruktion für effiziente Mikroscaling-Format-Berechnungen (MX) die Auslastung und Energieeffizienz von VPE-Clustern bei Transformer-Modellen signifikant steigert.

Max Wipfli, Gamze İslamoğlu, Navaneeth Kunhi Purayil + 2 more2026-03-06💻 cs

MCEL: Margin-Based Cross-Entropy Loss for Error-Tolerant Quantized Neural Networks

Die Arbeit stellt die Margin-Based Cross-Entropy Loss (MCEL) vor, eine effiziente und skalierbare Verlustfunktion, die die Robustheit quantisierter neuronaler Netze gegenüber Bitfehlern durch gezielte Vergrößerung der Klassifikationsmargen verbessert und damit den rechenintensiven Ansatz des Trainings mit Bitflip-Injektion ersetzt.

Mikail Yayla, Akash Kumar2026-03-06🤖 cs.LG

AI+HW 2035: Shaping the Next Decade

Dieser Vision Paper skizziert einen zehnjährigen Fahrplan für die enge Ko-Entwicklung von KI und Hardware, der durch eine ganzheitliche Optimierung über alle Schichten hinweg eine 1000-fache Steigerung der Energieeffizienz, die nahtlose Integration von Cloud- bis Edge-Systemen und die Verankerung menschzentrierter Prinzipien bis 2035 anstrebt.

Deming Chen, Jason Cong, Azalia Mirhoseini + 27 more2026-03-06🤖 cs.AI

Network Design for Wafer-Scale Systems with Wafer-on-Wafer Hybrid Bonding

Diese Arbeit untersucht den Einfluss der physikalischen Anordnung von Retikeln auf Wafern mit Hybrid-Bonding auf Netzwerktopologien und schlägt vier Platzierungsschemata vor, die den Durchsatz um bis zu 250 %, die Latenz um bis zu 36 % und die Energieeffizienz um bis zu 38 % im Vergleich zu einem 2D-Mesh-Baseline verbessern.

Patrick Iff, Tommaso Bonato, Maciej Besta + 2 more2026-03-06💻 cs

NL2GDS: LLM-aided interface for Open Source Chip Design

Das Paper stellt NL2GDS vor, ein Framework, das große Sprachmodelle nutzt, um natürliche Sprachbeschreibungen über den OpenLane-Flow in synthetisierbaren RTL-Code und GDSII-Layouts zu übersetzen, wodurch sich bei Benchmark-Designs signifikante Verbesserungen in Fläche, Verzögerung und Leistung ergeben.

Max Eland, Jeyan Thiyagalingam, Dinesh Pamunuwa + 1 more2026-03-06💻 cs

ChipletPart: Cost-Aware Partitioning for 2.5D Systems

Die Arbeit stellt ChipletPart vor, einen kosteneffizienten Partitionierer für 2.5D-Systeme, der durch die Integration eines detaillierten Kostenmodells mit genetischen Algorithmen und Simulated Annealing signifikant günstigere und physikalisch realisierbare Chiplet-Lösungen im Vergleich zu bestehenden Methoden liefert.

Alexander Graening, Puneet Gupta, Andrew B. Kahng + 2 more2026-03-05💻 cs

Formal that "Floats" High: Formal Verification of Floating Point Arithmetic

Dieser Beitrag stellt eine skalierbare Methode zur formalen Verifikation von Gleitkommaarithmetik vor, die durch direkte RTL-zu-RTL-Modellprüfung, eine modulare Zerlegungsstrategie und den Einsatz von KI-gestützter Eigenschaftsgenerierung mit menschlicher Rückkopplung Abstraktionslücken überwindet und eine höhere Abdeckungseffizienz als herkömmliche Ansätze erreicht.

Hansa Mohanty, Vaisakh Naduvodi Viswambharan, Deepak Narayan Gadde2026-03-05🤖 cs.AI

Lyra: A Hardware-Accelerated RISC-V Verification Framework with Generative Model-Based Processor Fuzzing

Das Paper stellt Lyra vor, ein heterogenes RISC-V-Verifikationsframework, das durch die Kombination von FPGA-basierter Hardware-Beschleunigung und einem semantisch bewussten generativen Modell (LyraGen) die Abdeckung signifikant erhöht und den Verifikationsprozess im Vergleich zu herkömmlichen Software-Fuzzern um das bis zu 3343-fache beschleunigt.

Juncheng Huo, Yunfan Gao, Xinxin Liu + 4 more2026-03-05💻 cs

Arapai: An Offline-First AI Chatbot Architecture for Low-Connectivity Educational Environments

Dieser Beitrag stellt Arapai vor, eine Offline-first-Architektur für KI-Chatbots, die es ermöglicht, personalisierte Lernunterstützung auf ressourcenbeschränkten Geräten ohne Internetverbindung bereitzustellen und so digitale Ungleichheiten in bildungsbenachteiligten Umgebungen zu verringern.

Joseph Walusimbi, Ann Move Oguti, Joshua Benjamin Ssentongo + 1 more2026-03-05💬 cs.CL

When Small Variations Become Big Failures: Reliability Challenges in Compute-in-Memory Neural Accelerators

Diese Arbeit adressiert die Zuverlässigkeitsprobleme von Rechen-im-Speicher-Neuralbeschleunigern durch eine cross-layer-Optimierung, die selektive Schreibverifikationsmechanismen und ein lernbasiertes Training mit zensiertem Rauschen kombiniert, um trotz kleiner Gerätevarianzen eine robuste und sichere Inferenz zu gewährleisten.

Yifan Qin, Jiahao Zheng, Zheyu Yan + 3 more2026-03-05🤖 cs.LG

Joint Hardware-Workload Co-Optimization for In-Memory Computing Accelerators

Diese Arbeit stellt ein auf einem optimierten evolutionären Algorithmus basierendes Framework zur gemeinsamen Hardware-Workload-Optimierung vor, das generalisierte In-Memory-Computing-Architekturen entwickelt, die über verschiedene neuronale Netzwerk-Workloads hinweg robuste Leistung erzielen und im Vergleich zu herkömmlichen Methoden die Energie-Verzögerungs-Flächen-Produkte (EDAP) um bis zu 95,5 % senken.

Olga Krestinskaya, Mohammed E. Fouda, Ahmed Eltawil + 1 more2026-03-05🤖 cs.AI

Efficient Image Reconstruction Architecture for Neutral Atom Quantum Computing

Diese Arbeit stellt einen hochparallelen FPGA-Beschleuniger zur Bildrekonstruktion für neutrale Atom-Quantencomputer vor, der die Detektionszeit durch Hardware-Software-Co-Design im Vergleich zu CPU-Lösungen um das 34,9-fache reduziert.

Jonas Winklmann, Yian Yu, Xiaorang Guo + 2 more2026-03-03⚛️ quant-ph

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