Behavioral-Level Simulation of Digital Readout for COFFEE at LHCb Upstream Pixel Tracker

Die Studie simuliert die digitale Auslese des COFFEE-HVCMOS-Pixelsensors für den Upstream-Pixel-Detektor des LHCb-Upgrade-II und bestätigt die hohe Effizienz des Spalten-Drain-Mechanismus sowie die Machbarkeit der peripheren Auslesearchitektur für das BXID-Sharing-Datenformat, was die Entwicklung der Chips COFFEE3 und CHiR leitet.

Das Wesentliche

Das große Ganze: Ein unsichtbarer Blitzfänger für den LHCb

Stell dir vor, der LHCb ist ein riesiges, superschnelles Rennstrecken-Experiment, bei dem Protonen (kleine Teilchen) mit fast Lichtgeschwindigkeit gegeneinander geknallt werden. Das Ziel ist es, die winzigen Funken zu sehen, die dabei entstehen.

Um diese Funken zu fangen, braucht man extrem empfindliche Kameras, die man Pixel-Sensoren nennt. Die Forscher entwickeln eine neue Generation dieser Kameras, genannt COFFEE. Diese Kameras sitzen ganz nah an der "Rennstrecke" (dem Teilchenstrahl), wo es am heißesten und lautesten zugeht.

Das Problem? Es ist dort so voll, dass die Kameras buchstäblich überflutet werden. In einer einzigen Sekunde können Millionen von Teilchen auf einen einzigen Chip treffen. Die Frage der Forscher war: Schafft unsere Kamera das? Oder wird sie überfordert und vergisst wichtige Daten?

Um das herauszufinden, haben sie keine echte Kamera gebaut und getestet, sondern eine digitale Simulation erstellt. Das ist wie ein extrem realistischer Videogame-Test, bei dem sie Millionen von "virtuellen Teilchen" durch die Kamera schießen lassen, um zu sehen, ob das System zusammenbricht.

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Die zwei großen Herausforderungen (und ihre Lösungen)

Die Forscher haben sich auf zwei Hauptprobleme konzentriert, die sie mit cleveren Tricks gelöst haben:

1. Das Problem des "Stau" in den Spalten (Der Column-Drain)

Die Situation:
Stell dir die Kamera als ein riesiges Parkhaus vor, das aus vielen schmalen Gassen (Spalten) besteht. Wenn ein Teilchen einen "Parkplatz" (Pixel) trifft, muss es schnell nach draußen gemeldet werden.
In der neuen Kamera (COFFEE3) gibt es eine Regel: Ein Parkplatz kann nur ein Auto melden, bevor der nächste kommt. Wenn der Weg nach draußen zu lange dauert, muss das nächste Auto warten. Wenn es zu viele Autos gleichzeitig gibt, staut es sich, und einige werden ignoriert. Das nennt man Effizienzverlust.

Die Lösung:
Die Simulation zeigte, dass der Weg nach draußen (der "Lesecycle") extrem schnell sein muss.

• Die Analogie: Stell dir vor, du musst eine lange Schlange von Leuten durch eine schmale Tür lassen. Wenn du jedem nur 100 Millisekunden gibst, um durchzukommen, läuft alles reibungslos. Gibst du ihnen mehr Zeit (z. B. 120 ms), staut sich die Schlange vor der Tür, und Leute fallen durchs Raster.
• Das Ergebnis: Die Forscher haben festgestellt, dass der Chip 100% effizient bleibt, solange er pro Lesung nicht länger als 100 Nanosekunden (eine Milliardstel Sekunde!) braucht. Alles, was länger dauert, führt zu Datenverlust.

2. Das Problem der "Datenflut" und des Speichers (Der BXID-Sharing)

Die Situation:
Normalerweise sendet eine Kamera Daten sofort, sobald ein Teilchen trifft. Aber bei so vielen Teilchen gleichzeitig ist die Datenleitung (die "Autobahn" aus dem Chip heraus) zu eng.
Die Lösung ist, Daten zu bündeln. Statt jeden einzelnen Funken sofort zu schicken, wartet die Kamera kurz und fasst alle Funken zusammen, die innerhalb eines bestimmten Zeitfensters (eines "Bunch Crossing", kurz BXID) passiert sind.

Das neue Problem:
Manchmal gibt es einen "Super-Burst". Stell dir vor, an einem normalen Tag kommen 10 Autos pro Stunde an einer Tankstelle vorbei. Aber an einem bestimmten Moment kommen plötzlich 60 Autos gleichzeitig.
Die Kamera muss diese 60 Autos kurzzeitig speichern, bevor sie sie weiterleitet. Wenn der Speicher zu klein ist, gehen die letzten Autos verloren.

Die Lösung:
Die Forscher haben eine Art super-flexibles Lagerhaus (ein "Multi-Bank Circular Buffer") entworfen.

• Die Analogie: Stell dir vor, du hast 16 verschiedene Regale (FIFOs). Wenn ein riesiger Lieferwagen (der Daten-Burst) kommt, füllt er nicht nur ein Regal, sondern mehrere gleichzeitig.
• Die Simulation: Sie haben berechnet, wie lange diese Lieferwagen brauchen, um das Lager zu füllen. Meistens ist es schnell (unter 80 Taktzyklen), aber manchmal gibt es "Spitzen", die viel länger dauern (bis zu 215 Zyklen).
• Das Ergebnis: Um diese seltenen, aber extremen Spitzen abzufangen, brauchen sie viel Speicherplatz. Die Simulation zeigt, dass der Chip genug Platz hat, aber der Speicher oft leer steht, während er auf den nächsten "Sturm" wartet. In Zukunft wollen sie die Verwaltung noch intelligenter machen, damit der Speicher nicht so oft leer steht.

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Was bedeutet das für die Zukunft?

Die Simulation war ein Erfolg! Sie hat gezeigt:

1. Geschwindigkeit ist alles: Die neue Kamera (COFFEE3) muss extrem schnell lesen (unter 100 ns), sonst verpasst sie Teilchen.
2. Speicher ist nötig, aber optimierbar: Die Architektur für das Bündeln der Daten funktioniert, braucht aber viel Speicherplatz, um die seltenen, extremen Datenstürme abzufangen.
3. Der Plan: Die neue Kamera wird 2025 gebaut (COFFEE3) und die intelligente Daten-Verwaltung wird 2026 in einem anderen Chip (CHiR) getestet.

Zusammenfassend:
Die Forscher haben mit ihrem Computer-Test bewiesen, dass ihr neuer "Teilchen-Fänger" stark genug ist, um dem Chaos am LHCb standzuhalten, solange sie die Geschwindigkeit hochhalten und genug Pufferspeicher für die seltenen Daten-Stürme einplanen. Ohne diese Simulation hätten sie vielleicht erst beim Bau der teuren Hardware gemerkt, dass das System überlastet wäre.

Technische Zusammenfassung

Technische Zusammenfassung: Verhaltenssimulation der digitalen Auslesung für COFFEE im Upstream-Pixel-Tracker von LHCb

1. Problemstellung
Das Paper adressiert die Herausforderungen bei der Entwicklung der COFFEE-Serie (High-Voltage CMOS-Pixel-Sensoren im 55-nm-Prozess) für den Upstream Pixel (UP) Tracker des LHCb-Upgrade-II-Experiments am CERN.

• Hohe Teilchenflussdichte: Nach dem Upgrade wird LHCb mit Proton-Proton-Kollisionen bei 14 TeV und einer Luminosität von $1,0 \times 10^{34} \, \text{cm}^{-2}\text{s}^{-1}$ arbeiten. Die innersten Chips des UP-Trackers befinden sich nur 4 cm vom Strahlrohr entfernt.
• Extrem hohe Trefferfrequenz: Dies führt zu extrem hohen Trefferquoten, die bis zu 322,5 MHz pro Chip betragen können.
• Herausforderung: Die ASICs (Application-Specific Integrated Circuits) müssen diese hohen Raten bewältigen, ohne dass die Nachweiswahrscheinlichkeit (Effizienz) durch Datenstaus oder Überlappungen (Pile-up) sinkt. Zudem müssen die begrenzten Bandbreiten der Ausleseverbindungen (Output Links) effizient genutzt werden.

2. Methodik
Um die Leistungsfähigkeit der ASICs zu bewerten, wurde eine Verhaltenssimulation (Behavioral-Level Simulation) auf SystemC-Basis durchgeführt.

• Modellierung: Es wurden ein Verhaltensmodell des Pixel-Arrays und der peripheren Ausleseschaltungen erstellt.
• Eingangsdaten: Anstelle von durchschnittlichen Trefferdichten wurden Monte-Carlo (MC) Trefferereignisse (50.000 Minimum-Bias-Proton-Proton-Kollisionen) verwendet. Dies erfasst realistische Schwankungen, nicht-uniforme Verteilungen und plötzliche Datenbursts (Bursty Traffic), die bei reinen Durchschnittswerten übersehen würden.
• Fokus der Simulation:
  1. Analyse des Column-Drain-Auslesemechanismus (genutzt in COFFEE3) unter hohen Trefferdichten.
  2. Bewertung der peripheren Auslesearchitektur, die an das BXID-Sharing-Datenformat (Gruppierung nach Strahlkreuzungen) angepasst ist, insbesondere hinsichtlich des benötigten Speichers.

3. Wichtige Beiträge und Ergebnisse

A. Column-Drain-Auslesemechanismus und Chip-Effizienz

• Mechanismus: COFFEE3 verwendet ein Token-Passing-Schema in Doppelspalten. Jeder Pixel-Speicher kann nur einen Treffer speichern; neue Treffer werden ignoriert, bis die Daten ausgelesen sind (was zu Effizienzverlusten führt).
• Ergebnis: Die Simulation zeigt einen kritischen Zusammenhang zwischen der Lesezykluszeit (READ signal width) und der Effizienz.
  • Bei einer Zykluszeit von $\le$ 100 ns bleibt die Chip-Effizienz nahe 100 %.
  • Bei Zykluszeiten > 100 ns sinkt die Effizienz signifikant und zeigt zudem eine starke Nicht-Uniformität über verschiedene Spalten hinweg (bedingt durch die ungleiche Trefferverteilung).
• Konsequenz: Ein Lesezyklus von maximal 100 ns ist zwingend erforderlich, um systematische Verzerrungen in den physikalischen Messgrößen zu vermeiden. Dies erfordert jedoch robuste Bus-Treiber.

B. Periphere Auslesearchitektur und BXID-Sharing

• Datenformat: Um die Bandbreitenbegrenzung zu bewältigen, wird ein "Normal Compact"-Format verwendet, das im Vergleich zum Standardformat bis zu 40,8 % Bits einspart.
• Speicherarchitektur: Ein zentrales Element ist ein global geteilter Multi-Bank-Ringpuffer (Multi-bank Circular Buffer).
  • Dieser puffert Daten basierend auf der Zeit-of-Arrival (TOA), korrigiert durch Look-up-Tabellen (LUT) basierend auf der "Time Over Threshold" (TOT).
  • Speicherbedarf: Aufgrund der extremen Trefferdichte in bestimmten Strahlkreuzungen (BXID) und Warteschlangenverzögerungen (Queuing Latency) in den Pixeln ist ein großer Speicherbedarf erforderlich.
  • Latenzverteilung: Die Latenz vom Treffer bis zum Eintreffen im Puffer liegt meist unter 80 Takten, bildet aber einen langen Schwanz bis zu 215 Takten (bei 100 ns Lesezeit).
  • Speicheroptimierung: Das Abschneiden dieses langen Schwanzes zur Speichereinsparung führt zu Effizienzverlusten. Die Simulation zeigt, dass eine FIFO-Tiefe von ca. 23 Einheiten für die Frontend-Puffer notwendig ist.
• Bandbreitennutzung:
  • Die Architektur nutzt sechs serielle Ausgänge (jeweils 1,28 Gbps).
  • Die Simulation für den "heißesten" Chip (Chip 2) zeigt eine Bandbreitennutzung von 99,8 % bis 67,3 % über die sechs Links verteilt.
  • Die maximale Belegung des asynchronen FIFO beträgt nur 6 Einheiten, was zeigt, dass die bereitgestellte Link-Kapazität für die höchstdichten Regionen ausreicht.

4. Bedeutung und Ausblick

• Design-Leitlinien: Die Ergebnisse liefern direkte Vorgaben für das Design zukünftiger COFFEE-Chips. Der Column-Drain-Mechanismus mit $\le$ 100 ns Zykluszeit wurde bereits für COFFEE3 (Fertigung 2025) übernommen.
• Implementierung: Die periphere Architektur mit BXID-Sharing und dem Multi-Bank-Puffer wird im CHiR-Chip (Auslieferung Anfang 2026) implementiert.
• Optimierungspotenzial: Obwohl der verfügbare Speicher im 55-nm-Prozess ausreicht, ist er zu großen Teilen inaktiv. Zukünftige Arbeiten werden sich auf intelligentere Scheduling-Algorithmen konzentrieren, um den Speicherbedarf zu optimieren.
• Validierung: Die aktuelle Simulation ging von idealen Bedingungen ohne Back-Pressure aus. Geplant ist eine globale Simulation, die auch Rückkopplungseffekte berücksichtigt.

Fazit:
Die Studie beweist durch detaillierte Verhaltenssimulationen, dass die vorgeschlagenen Architekturen der COFFEE-Serie in der Lage sind, die extremen Anforderungen des LHCb-Upgrade-II zu erfüllen, sofern strikte Zeitvorgaben (100 ns Lesezyklus) eingehalten und ausreichend dimensionierte Pufferstrukturen für die Burst-Datenströme implementiert werden.