SFATTI: Spiking FPGA Accelerator for Temporal Task-driven Inference -- A Case Study on MNIST

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🧠 Il Progetto "SFATTI": Un Motore per Cervelli Artificiali che Risparmiano Energia

Immagina di dover costruire un piccolo cervello artificiale capace di riconoscere i numeri scritti a mano (come quelli che vedi quando compili un modulo online), ma con due regole ferree:

Deve essere super veloce.
Deve consumare pochissima energia, come una batteria di un orologio, per funzionare su dispositivi portatili (edge computing).

Gli autori di questo studio (del Politecnico di Torino) hanno creato una soluzione chiamata SFATTI per risolvere questo problema usando le FPGA (dei chip programmabili che sono come "tetti di mattoncini" elettronici che puoi rimodellare a tuo piacimento).

Ecco come funziona il loro approccio, spiegato con delle metafore:

1. Il Problema: I Cervelli Tradizionali sono "Loud" e Lenti

I cervelli artificiali classici (le Reti Neurali Tradizionali) funzionano un po' come un orchestra che suona sempre a volume massimo, anche quando non c'è musica. Calcolano tutto, ogni millisecondo, anche se non serve. Questo spreca molta energia e fa surriscaldare i dispositivi.

2. La Soluzione: Le Reti Neurali "Spiking" (SNN)

Gli autori hanno scelto di usare le Reti Neurali a Spiking (SNN). Immagina queste reti non come un'orchestra, ma come un gruppo di persone che si passano dei bigliettini.

Come funzionano: Un neurone "sparisce" (non fa nulla) finché non riceve abbastanza stimoli. Quando è pronto, lancia un "impulso" (uno spike), come un biglietto che viene passato velocemente.
Il vantaggio: Se non succede nulla, il cervello non consuma energia. È come avere una luce che si accende solo quando qualcuno entra nella stanza, invece di tenerla accesa 24 ore su 24. Questo le rende perfette per i dispositivi a batteria.

3. Il "Trucco" del Traduttore: Spiker+

C'è un problema: i computer normali parlano "numeri continui" (come 0.5, 0.6), mentre i neuroni a spiking parlano "impulsi" (sì/no, ora/non ora).
Per colmare questo divario, gli autori usano un software magico chiamato Spiker+.

Cosa fa Spiker+: È come un traduttore automatico e un architetto in uno. Tu gli dici: "Voglio riconoscere i numeri da 0 a 9". Lui prende i tuoi dati, li traduce in "impulsi", disegna il progetto del cervello artificiale e poi costruisce automaticamente il chip fisico (il codice per la FPGA) ottimizzato per risparmiare energia.
Non devi essere un ingegnere elettronico esperto; il software fa tutto il lavoro sporco di progettazione.

4. La Gara: Riconoscere i Numeri (MNIST)

Hanno messo alla prova il loro sistema sulla famosa sfida MNIST (un database di numeri scritti a mano).

Hanno provato diverse configurazioni: neuroni più grandi, neuroni più piccoli, più o meno precisione nei calcoli.
L'obiettivo: Trovare il punto perfetto dove il cervello è abbastanza intelligente da riconoscere il numero, ma abbastanza "semplice" da non consumare troppa energia.

5. I Risultati: Il Vincitore Silenzioso

Hanno scoperto che non serve un "mostro" di potenza per riconoscere un numero.

Hanno creato un acceleratore che è estremamente efficiente.
L'analogia: Se un computer normale è come un camion che trasporta un solo mattone (spreca benzina per poco carico), il loro sistema è come un scooter elettrico: leggero, veloce, e arriva a destinazione con pochissima energia.
Il risultato migliore ha riconosciuto i numeri con un'accuratezza del 97,86% consumando pochissima energia, processando migliaia di immagini al secondo.

In Sintesi: Perché è Importante?

Questo lavoro dimostra che non serve un supercomputer per fare intelligenza artificiale sul tuo orologio o sul tuo telefono.
Grazie a Spiker+, possiamo progettare "cervelli" che:

Ascoltano invece di urlare (consumano solo quando necessario).
Si costruiscono da soli (il software fa il progetto del chip).
Funzionano ovunque, anche dove l'energia è scarsa.

È un passo avanti verso un futuro in cui i nostri dispositivi intelligenti sono più veloci, più silenziosi e più rispettosi dell'ambiente, proprio come un neurone biologico che lavora in modo efficiente.

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1. Problema e Contesto

L'elaborazione di dati visivi (come il riconoscimento di immagini) ai margini della rete (edge computing) richiede dispositivi a bassa latenza e ad alta efficienza energetica. Le Reti Neurali Artificiali (ANN) tradizionali, basate su moltiplicazioni di matrici dense e attivazioni continue, sono spesso inefficienti su hardware embedded a causa dell'elevato consumo energetico e della necessità di risorse computazionali continue.

Le Reti Neurali a Spike (SNN), ispirate al cervello biologico, offrono un'alternativa promettente grazie alla loro natura event-driven (guidata da eventi) e sparsa nel tempo. Tuttavia, la loro implementazione su hardware reale presenta sfide significative:

Le architetture hardware convenzionali non sono ottimizzate per il calcolo asincrono e sparso.
Le soluzioni neuromorfiche dedicate (ASIC come TrueNorth o Loihi) mancano spesso di flessibilità e integrazione.
L'implementazione su FPGA è adattabile, ma richiede spesso sforzi manuali significativi, manca di modularità ed è vincolata a toolchain specifiche, rendendo difficile l'esplorazione rapida dello spazio di progetto.

L'obiettivo di questo lavoro è partecipare alla sfida "Digit Recognition Low Power and Speed Challenge @ ICIP 2025", sviluppando un acceleratore FPGA ottimizzato per il dataset MNIST, bilanciando velocità, efficienza energetica e accuratezza.

2. Metodologia

Il lavoro si basa su Spiker+, un framework open-source end-to-end che automatizza la progettazione, l'addestramento e la distribuzione di SNN su FPGA. Il flusso di lavoro (illustrato nella Figura 1 del paper) si articola in quattro fasi principali:

A. Codifica degli Input (Spike Encoding)

Poiché MNIST è un dataset statico (immagini a valori continui) e le SNN elaborano eventi discreti, è necessaria una fase di codifica.

Viene utilizzata la codifica di frequenza basata su Poisson: l'intensità di ogni pixel viene mappata in una probabilità di fuoco (firing probability) su una finestra temporale fissa.
Questo processo genera treni di spike che simulano l'attività neurale, permettendo l'interfaccia tra dati convenzionali e la dinamica delle SNN.

B. Addestramento e Vincoli Hardware

L'addestramento avviene in software utilizzando il framework SnnTorch integrato con Spiker+.

Surrogate Gradient: Poiché la funzione di generazione dello spike non è differenziabile, viene utilizzata la tecnica del gradiente surrogato per applicare la retropropagazione (BPTT).
Vincoli Hardware durante l'addestramento: Per garantire l'efficienza sull'FPGA, il modello neurale (Leaky Integrate and Fire - LIF) viene vincolato. I parametri di decadimento esponenziale ( $\alpha$ $α$ e $\beta$ $β$ ) vengono arrotondati alla potenza di due più vicina.
- Vantaggio: Questo permette di implementare le operazioni di decadimento come semplici shift di bit sull'FPGA, eliminando la necessità di costose moltiplicazioni hardware.
- Trade-off: C'è una lieve perdita di accuratezza, ma un guadagno sostanziale in efficienza di area e potenza.

C. Esplorazione dello Spazio di Progetto (DSE) e Quantizzazione

Prima della sintesi hardware, viene eseguita un'esplorazione sistematica:

Livello Software: Utilizzo di Optuna per ottimizzare gli iperparametri (dimensioni dei layer, tipi di neuroni, passi temporali) e identificare configurazioni promettenti.
Quantizzazione: Spiker+ esegue una ricerca combinatoria sulle larghezze in bit per i pesi, i potenziali di membrana e la precisione fissa.
- Vengono testate diverse configurazioni di quantizzazione (es. pesi a 4-10 bit).
- Vengono applicati vincoli specifici (es. accuratezza minima del 97,5%) per filtrare le configurazioni non valide.
- L'approccio automatizzato elimina la selezione manuale e accelera lo studio dei compromessi (trade-off) tra accuratezza, latenza e costo hardware.

D. Generazione HDL e Implementazione

Spiker+ genera automaticamente il codice VHDL sintetizzabile per l'acceleratore target.

Architettura: Include moduli per i neuroni, blocchi di memoria sinaptica, logica di controllo e interfacce I/O.
Ottimizzazione: L'architettura evita i moltiplicatori (grazie alla quantizzazione dei parametri LIF) e processa gli spike in ingresso in modo sequenziale per mitigare i limiti di banda e memoria degli FPGA entry-level.
Deployment: Il progetto VHDL viene sintetizzato su un FPGA Xilinx Kintex XC7K160TFBG484-1 utilizzando Vivado. I pesi vengono caricati in ROM tramite file .coe e le interfacce mappate sui pin fisici tramite file .xdc.

3. Risultati Chiave

Il paper presenta una serie di configurazioni testate (Tabella 1), confrontando diverse architetture (da 25 a 100 neuroni nel layer nascosto) e livelli di quantizzazione.

Configurazione Ottimale: La configurazione selezionata come candidata per la sfida utilizza un modello LIF del primo ordine con una topologia 784-75-10 (input-hidden-output).
- Quantizzazione: Pesi a 6 bit, Membrana a 9 bit, Decimali fissi a 5 bit.
- Accuratezza: 97,54% (sull'insieme di test MNIST).
- Efficienza Energetica: 81.712,5 immagini al secondo per Watt (img/s/W). Questo è il valore più alto raggiunto, rendendo questa configurazione la più efficiente energeticamente.
Prestazioni Temporali:
- La latenza di inferenza è stata stimata tramite simulazione funzionale.
- Con una frequenza di clock di circa 164 MHz, l'acceleratore raggiunge una velocità di elaborazione di circa 18.875 immagini al secondo.
Utilizzo delle Risorse: Tutti i design testati rientrano comodamente nei limiti delle risorse (LUT, Flip-Flop, BRAM) dell'FPGA target, senza utilizzare blocchi DSP, confermando l'efficienza dell'approccio basato su shift di bit.

4. Contributi Principali

Flusso End-to-End Automatizzato: Dimostrazione dell'uso di Spiker+ per passare dall'addestramento software alla generazione di acceleratori FPGA ottimizzati senza intervento manuale significativo.
Ottimizzazione Hardware-Aware: Integrazione di vincoli hardware (quantizzazione dei parametri LIF per eliminare i moltiplicatori) direttamente nella fase di addestramento, permettendo un'efficienza energetica superiore.
Esplorazione Sistematica: Uso combinato di Optuna e quantizzazione automatica per mappare lo spazio di progetto e identificare il punto di equilibrio ottimale tra accuratezza e consumo energetico.
Validazione Sperimentale: Confronto reale su FPGA che valida la fattibilità delle SNN per l'elaborazione di immagini a bassa potenza, superando i compromessi tipici delle ANN tradizionali.

5. Significato e Conclusioni

Questo lavoro dimostra che le SNN, se supportate da un flusso di progettazione automatizzato e hardware-aware, sono una soluzione praticabile ed efficiente per l'elaborazione di immagini ai margini della rete (edge).

Impatto sull'Edge Computing: L'approccio proposto riduce drasticamente il consumo energetico per inferenza rispetto alle soluzioni tradizionali, mantenendo latenze competitive grazie a ottimizzazioni architetturali (come il data tiling e la codifica temporale).
Flessibilità Futura: Sebbene la sfida attuale abbia vincoli specifici, il flusso Spiker+ è estendibile per supportare funzionalità avanzate come l'apprendimento on-chip, neuroni adattivi e riconfigurazione parziale dinamica.
Conclusione: La metodologia colma il divario tra la teoria neuromorfica e l'implementazione hardware reale, posizionando le SNN come alternativa valida quando l'efficienza energetica e la reattività sono requisiti critici.