Hardware-Aware Design of a GNN-Based Hit Filtering Algorithm for the Belle II Level-1 Trigger

Questo lavoro presenta un flusso di lavoro di compressione hardware-consapevole per un algoritmo di filtraggio dei segnali basato su reti neurali grafiche, ottimizzato per l'implementazione su FPGA nel trigger di livello 1 dell'esperimento Belle II, che riduce la complessità computazionale di oltre due ordini di grandezza mantenendo prestazioni quasi equivalenti a quelle del modello di riferimento.

L'essenziale

🌌 Il Problema: Troppa "Spazzatura" nel Segnale

Immagina di essere in una stanza piena di persone che parlano tutte insieme (il collisore Belle II). Il tuo compito è ascoltare una singola conversazione specifica (un evento fisico interessante) mentre ignori tutto il resto.

Il problema è che la stanza è così affollata e rumorosa che ci sono migliaia di voci di fondo (il rumore di fondo). Se provi a registrare tutto ciò che succede, il nastro si riempirebbe in un attimo e non potresti ascoltare nulla di utile.

Per risolvere questo, hai bisogno di un guardiano alla porta (il Trigger di Livello 1). Questo guardiano deve decidere in 5 milionesimi di secondo (5 microsecondi) quali voci registrare e quali ignorare. È una decisione che deve prendere più velocemente di quanto impiega un'auto a frenare da 100 km/h!

🤖 La Soluzione: Un "Filtro Intelligente"

Fino a poco tempo fa, questi guardiani usavano regole semplici e rigide (come "se la voce è troppo alta, tagliala"). Ma il rumore è diventato così complesso che servono regole più intelligenti.

Gli scienziati hanno creato un cervello artificiale (una Rete Neurale a Grafo o GNN) capace di capire le relazioni tra i punti di contatto nel rivelatore. È come se il guardiano non ascoltasse solo il volume, ma capisse chi sta parlando con chi, distinguendo così una conversazione reale dal caos.

⚙️ La Sfida: Il Cervello deve stare in una "Scatola" Piccola

C'è un grosso problema: questo cervello artificiale è stato addestrato su computer potenti e pesanti. Ma il guardiano alla porta non ha un supercomputer; ha solo un piccolo chip speciale chiamato FPGA (un circuito programmabile) che deve stare in un armadio pieno di altri chip, con pochissima energia e spazio.

È come se volessi far entrare un elefante (il modello completo) dentro una Smart Car (il chip FPGA). Non ci sta!

✂️ La Magia: Il "Riduttore di Dimensione"

Gli autori di questo articolo hanno creato un processo creativo per "sminuire" l'elefante senza fargli perdere la sua intelligenza. Ecco come hanno fatto, passo dopo passo:

1. Tagliare i capelli (Riduzione della dimensione): Hanno semplificato la struttura del cervello. Invece di avere molti strati di neuroni complessi, ne hanno lasciati solo i più essenziali. È come togliere i vestiti invernali pesanti a un atleta: diventa più leggero e veloce, ma corre ancora bene.
2. Parlare in "mormorio" (Quantizzazione a 4 bit): Normalmente, il cervello usa numeri precisi (come 3.14159...). Ma per stare nel chip, hanno insegnato al cervello a usare numeri molto più semplici, come se parlasse solo con 4 parole diverse invece di un intero vocabolario. È come passare da un libro di 1000 pagine a un fumetto con pochi disegni: il messaggio è lo stesso, ma occupa meno spazio.
3. Potare il giardino (Pruning): Hanno rimosso i collegamenti tra i neuroni che non servivano davvero (il 65% dei collegamenti!). È come potare un albero: togliendo i rami secchi, l'albero cresce meglio e più velocemente.
4. Cambiare la direzione del traffico: Hanno reso le connessioni tra i punti di contatto "a senso unico" invece che a doppio senso, dimezzando il lavoro da fare.

📊 I Risultati: Leggero ma Potente

Alla fine, hanno ottenuto un risultato incredibile:

• Peso: Hanno ridotto il "lavoro" che il chip deve fare di oltre 100 volte (da 116 milioni di operazioni a meno di 2 milioni).
• Velocità: Il chip riesce a prendere la decisione in meno di un milionesimo di secondo, rispettando il limite di tempo strettissimo.
• Intelligenza: Nonostante tutti questi tagli, il cervello artificiale è ancora quasi perfetto. La sua capacità di distinguere il segnale dal rumore è scesa solo di pochissimo (da un punteggio di 97,4 a 96,8 su 100).

🎯 Conclusione

In sintesi, gli scienziati hanno preso un "super-cervello" troppo grande per il compito e lo hanno trasformato in un "nano-cervello" super-efficiente. Hanno dimostrato che è possibile far funzionare intelligenza artificiale complessa su piccoli chip hardware, permettendo all'esperimento Belle II di continuare a cercare nuove scoperte nella fisica, anche quando il rumore di fondo diventa assordante.

È come se avessero trasformato un camioncino dei pompieri in una moto da corsa: più piccola, più veloce, ma capace di spegnere l'incendio esattamente allo stesso modo.

Sommario tecnico

Titolo: Progettazione Consapevole dell'Hardware di un Algoritmo di Filtraggio degli Hit basato su GNN per il Trigger di Livello 1 di Belle II

1. Il Problema

L'esperimento Belle II, situato all'acceleratore SuperKEKB, opera a luminosità elevate, generando un significativo fondo indotto dal fascio. Questo scenario impone requisiti stringenti al sistema di trigger hardware di Livello 1 (L1), che deve selezionare eventi fisici rilevanti in tempo reale con vincoli di latenza estremamente rigidi (5 µs) e limiti di banda dati.
In particolare, il trigger della Camera a Deriva Centrale (CDC) deve filtrare gli "hit" (segnali dai fili di rilevamento) prima della ricostruzione delle tracce per mantenere alta l'efficienza e la purezza. Le reti neurali grafiche (GNN) sono state identificate come soluzioni promettenti per modellare la geometria irregolare del rivelatore e le correlazioni locali, ma il loro dispiegamento nel trigger L1 presenta sfide critiche:

• Vincoli di Latenza: L'inferenza end-to-end (inclusa la costruzione del grafo) deve avvenire in sub-microsecondi.
• Risorse Hardware Limitate: Il modello deve essere eseguito su dispositivi FPGA (specificamente AMD Ultrascale XCVU190) con risorse di calcolo, memoria e logica limitate.
• Precisione: La compressione e la quantizzazione del modello non devono degradare significativamente le prestazioni fisiche (efficienza di rilevamento e rifiuto del fondo).

2. Metodologia

Gli autori hanno sviluppato un flusso di lavoro di co-design software-hardware per comprimere un modello GNN basato sull'architettura "Interaction Network" (IN) leggero, rendendolo adatto al deployment su FPGA. Il processo si articola in diverse fasi chiave:

• Modello di Base: Il punto di partenza è un modello PyTorch Geometric full-precision (float32) composto da tre blocchi MLP sequenziali (aggiornamento bordi, aggiornamento nodi, classificazione finale).
• Riduzione delle Dimensioni:
  • Riduzione del Modello: Il numero di parametri è stato ridotto da 495 a 211 diminuendo la profondità (da 2 a 1 strato nascosto per blocco) e la larghezza (da 8 a 6 neuroni) degli strati MLP.
  • Riduzione del Grafo: La connettività del grafo è stata modificata da bordi bidirezionali a unidirezionali, dimezzando il numero di bordi e il carico computazionale.
• Quantizzazione Consapevole dell'Hardware (QAT): È stata utilizzata la libreria Brevitas per addestrare il modello con quantizzazione mista a precisione ridotta, sostituendo le operazioni in virgola mobile con aritmetica in virgola fissa:
  • Input e pesi: 4 bit.
  • Attivazioni: 6 bit.
  • Bias: 16 bit.
  • Output: 8 bit.
  • È stata rimossa l'attivazione sigmoide finale post-addestramento, poiché la decisione di classificazione si basa su una semplice soglia.
• Potatura (Pruning): È stata applicata una potatura non strutturata basata sulla magnitudine dei pesi, aumentando linearmente la sparsità fino al 65% durante l'addestramento.
• Metrica di Valutazione Hardware: Per quantificare la complessità computazionale in modo consapevole dell'hardware, è stato utilizzato il numero di Operazioni in Bit (BOPs) invece del semplice conteggio delle operazioni in virgola mobile (FLOPs).

3. Contributi Chiave

• Flusso di Compressione Iterativo: Presentazione di una pipeline sistematica che guida lo sviluppo dell'architettura del modello basandosi sui vincoli hardware (risorse FPGA, precisione fissa) fin dalle prime fasi, piuttosto che limitarsi a implementare un modello preesistente.
• Metrica BOPs: L'adozione del conteggio delle operazioni in bit come metrica principale per stimare la complessità computazionale e la fattibilità di implementazione su FPGA, permettendo un confronto diretto tra diverse configurazioni di compressione.
• Ottimizzazione per CDC: Adattamento specifico del grafo e del modello alle condizioni del trigger L1 del CDC di Belle II, gestendo fino a 978 fili di senso per settore con vincoli di latenza sub-microsecondo.

4. Risultati

La valutazione è stata condotta su dati reali di collisione di Belle II del 2024 e su simulazioni, confrontando il modello di riferimento full-precision con le versioni compresse:

• Prestazioni Fisiche:
  • Il modello full-precision ha ottenuto un AUC (Area Under the Curve) di 0.974.
  • Il modello finale compresso e potato ha mantenuto un AUC di 0.968, con un degrado minimo.
  • A un'efficienza di hit del 95%, il modello compresso mantiene un tasso di rifiuto del fondo del 90,9% (rispetto al 94,2% del modello di riferimento), dimostrando che la compressione non compromette significativamente la capacità di distinguere il segnale dal fondo.
• Efficienza Computazionale (BOPs):
  • Il modello full-precision richiedeva 116,6 MBOPs (Mega Bit Operations) per settore.
  • La configurazione finale compressa ha ridotto il costo a 1,8 MBOPs, una diminuzione di oltre due ordini di grandezza.
  • Questo valore rientra nel range target definito (1,0 - 2,5 MBOPs) per essere compatibile con le risorse dell'FPGA.
• Implementazione Hardware:
  • Una sintesi su un dispositivo AMD Ultrascale XCVU190 ha confermato la fattibilità:
    • Utilizzo del 35,65% delle LUT e del 29,75% dei Flip-Flop.
    • Nessun utilizzo di DSP (Digital Signal Processors).
    • Latenza totale della pipeline di 632,4 ns a 128 MHz, soddisfacendo il requisito di latenza sub-microsecondo.

5. Significato

Questo lavoro dimostra che è possibile integrare algoritmi di Intelligenza Artificiale avanzati, come le GNN, nei sistemi di trigger hardware di prima linea degli esperimenti di fisica delle alte energie, superando i severi vincoli di risorse e latenza.
La riduzione di oltre due ordini di grandezza nel costo computazionale (BOPs) senza sacrificare le prestazioni fisiche apre la strada all'uso di tecniche di machine learning complesse per il filtraggio dei dati in tempo reale. Questo approccio non solo migliora l'efficienza del trigger di Belle II, riducendo il carico sui sistemi di acquisizione dati (DAQ), ma fornisce anche un modello riproducibile per la progettazione di trigger basati su AI in futuri esperimenti di fisica, dove la gestione del fondo ad alta luminosità sarà una sfida ancora maggiore.