77 件の論文
この論文は、自動車用半導体の機能安全とサイバーセキュリティを統合的に分析し、構造化された専門知識や静的構造分析指標、攻撃注入実験データに基づいて定義された「クロスドメイン相関因子（CDCF）」を導入することで、従来の手法では見逃されがちな相互依存リスクを定量化し、より正確なリスク優先順位付けを可能にする統合フレームワーク（FTMEA）を提案するものである。
この論文は、回路コンポーネントと空間グリッドを単一の関係表現に統合する強化された異種グラフに基づく「VeriHGN」という検証フレームワークを提案し、論理的意図と物理的実装の相互作用をより忠実にモデル化することで、最先端の手法を上回る早期段階の回路混雑予測精度を実現することを示しています。
本論文は、PRISMA 2020 ガイドラインに従って 68 件の実験を体系的にレビューし、地球観測における UAV 搭載 ML モデルの FPGA 実装に関する効率的なモデル構造と実装戦略の 2 つの分類体系を提示するものである。
本論文は、コンパイルやテストなどの安価な診断に基づき軽量モデルから大規模モデルへ適応的にエスカレーションする 2 段階マルチエージェントフレームワーク「HDLFORGE」を提案し、Verilog 生成の精度と速度のトレードオフを最適化するとともに、形式検証に基づくマイクロテストの自動生成によりバグ検出と修正を効率化することを示しています。
本論文は、LLM サービングにおける動的な KV キャッシュ管理と分散メモリ抽象化のギャップを埋め、ハイブリッドボンディング技術を活用した「Helios」というハードウェア・ソフトウェア協調設計のアクセラレータを提案し、既存の GPU や NMP 設計と比較して大幅な速度向上とエネルギー効率の改善を実現したことを述べています。
本論文は、現代のトランスフォーマーモデルにおけるマイクロスケール（MX）形式の非効率なベクトル実行を解決し、RISC-V ベクター ISA 拡張「VMXDOTP」を導入することで、高いエネルギー効率と性能を実現する新しいアーキテクチャを提案しています。
本論文は、近似計算やエラーの多いメモリ技術におけるニューラルネットワークのビット誤り耐性を向上させるため、誤り注入を伴う学習に依存せず、出力層の分類マージンを明示的に促進する新しい損失関数「MCEL」を提案し、その有効性を多様なデータセットとアーキテクチャで実証しています。
この論文は、AI とハードウェアの統合開発を 10 年間で推進し、エネルギー効率の劇的向上や人間中心のシステム実現を目指すための包括的なロードマップと具体的な行動指針を提示しています。
本論文では、ウェハオンウェハハイブリッドボンディングを用いたウェハスケールシステムにおいて、リテクルの配置（アライメント、インターリーブ、回転、コンター）を最適化することで、スループットを最大 250%、レイテンシを最大 36%、およびバイトあたりのエネルギー消費を最大 38% 改善するネットワーク設計手法を提案しています。
本論文は、大規模言語モデルを活用して自然言語から RTL コードおよび GDSII レイアウトを自動生成するオープンソースの ASIC 設計フレームワーク「NL2GDS」を提案し、ベンチマーク評価において面積、遅延、消費電力の大幅な削減を実現したことを示しています。
本論文は、複雑なコスト関数、I/O 制約、異種製造技術の割り当てといった 2.5D システムの課題を解決し、既存手法と比較して最大 58% のコスト削減を実現するコスト意識型のチップレット分割ツール「ChipletPart」を提案するものである。
本論文は、抽象化の隔たりを排除し直接 RTL 間モデル検査を行うスケーラブルな手法を提案し、分割統治戦略と CEX 誘導による改良に加え、LLM 駆動の自動生成と人間による精査を組み合わせたアジェンティック AI により、浮動小数点演算の形式検証の効率性と網羅性を大幅に向上させることを示しています。
本論文は、ハードウェア加速と意味を考慮した生成モデル「LyraGen」を組み合わせることで、RISC-V プロセッサの検証をソフトウェアシミュレーションに比べて最大 3343 倍高速化し、カバレッジを向上させる新しいフレームワーク「Lyra」を提案するものである。
本論文は、インターネット接続や高性能ハードウェアに依存せず、低スペックな CPU のみで動作するオフラインファーストの AI チャットボット「Arapai」のアーキテクチャを提案し、限られた接続環境における教育へのデジタル包摂とインフラ耐性の向上に寄与する実証結果を示しています。
この論文は、計算内蔵メモリ（CiM）アーキテクチャにおけるデバイス非理想性が安全性に重大な影響を与える課題を明らかにし、選択的書き込み検証（SWIM）や学習時のノイズモデル改善といったクロスレイヤー設計手法により、信頼性と効率性を両立させる解決策を提示しています。
この論文は、単一のワークロードに特化する既存手法の限界を克服し、複数のニューラルネットワークを効率的にサポートする汎用的なインメモリコンピューティングアクセラレータを設計するために、最適化された進化アルゴリズムを用いたハードウェアとワークロードの共同最適化フレームワークを提案し、エネルギー遅延面積積（EDAP）を最大 95.5% 削減できることを示しています。
本論文は、中性原子量子コンピュータの原子検出における画像再構築時間を削減するため、FPGA 実装とアルゴリズム最適化を組み合わせることで CPU ベースラインに対し最大 34.9 倍の高速化を実現する並列アクセラレータを提案しています。