Hardware-Aware Design of a GNN-Based Hit Filtering Algorithm for the Belle II Level-1 Trigger

이 논문은 벨레 II 실험의 레벨 -1 트리거 시스템에 탑재될 FPGA 를 대상으로, 저정밀도 연산과 가지치기 등을 활용한 하드웨어 인식 모델 압축 워크플로우를 통해 GNN 기반 히트 필터링 알고리즘의 연산 비용을 100 배 이상 줄이면서도 성능을 거의 유지하는 방법을 제시합니다.

핵심

🎬 비유: 초대형 파티와 혼란스러운 문지기

1. 상황: 혼잡한 파티 (벨레 II 실험)
상상해 보세요. 거대한 파티 (입자 가속기 실험) 가 열리고 있습니다. 수천 명의 손님 (입자) 이 들어오는데, 그중 진짜 VIP(물리 현상) 는 극소수이고, 나머지는 그냥 지나가는 구경꾼이나 소음 (배경 잡음) 입니다.
이 파티는 매우 바빠서, 모든 손실을 다 기록할 시간이 없습니다. 그래서 문지기 (트리거 시스템) 가 5 마이크로초 (1 초의 20 만 분의 1) 라는 아주 짧은 시간 안에 "누가 VIP 고 누가 그냥 구경꾼인지" 판단해서 VIP 만은 안으로 들여보내고 나머지는 막아야 합니다.

2. 문제: 너무 많은 데이터와 느린 문지기
기존의 문지기는 모든 손실을 다 확인하려다 보니 너무 느려서, VIP 가 들어오기 전에 이미 문이 닫혀버릴 뻔했습니다. 특히 최근 파티가 더 시끄러워져서 (배경 잡음 증가), 문지기가 더 빨리, 더 똑똑하게 판단해야 했습니다.

3. 해결책: AI 문지기를 도입하다 (그래프 신경망)
연구팀은 "사람이 일일이 판단하는 건 너무 느리니, AI(인공지능) 를 문지기로 채용하자"고 생각했습니다. 하지만 여기서 문제가 생겼습니다.

• 문제: AI 는 보통 무겁고 느립니다. 5 마이크로초라는 짧은 시간 안에, 그리고 문지기용 작은 컴퓨터 (FPGA 칩) 에 넣을 수 있을 만큼 가볍게 만들려면 어떻게 해야 할까요?

4. 해법: "AI 옷장 정리" 프로젝트 (압축 기술)
연구팀은 무거운 AI 를 가볍게 만들기 위해 3 단계의 '옷장 정리'를 진행했습니다.

• 1 단계: 옷장 크기 줄이기 (모델 축소)

  • 원래 AI 는 복잡한 생각 (층) 을 3 번이나 하도록 설계되어 있었습니다. 연구팀은 "그냥 핵심만 생각하자"며 생각의 단계를 줄이고, 뇌세포 (뉴런) 의 수도 줄였습니다.
  • 비유: 거대한 도서관을 작은 책방으로 줄인 셈입니다.

• 2 단계: 말투 단순화 (정수화/Quantization)

  • 원래 AI 는 "0.123456789..."처럼 매우 정교하고 긴 숫자로 계산했습니다. 하지만 문지기용 컴퓨터는 이런 정밀한 숫자를 처리하기엔 무겁습니다.
  • 연구팀은 "대충 4 자리 숫자만 써도 돼"라고 정했습니다. (예: 0.1234)
  • 비유: 정교한 프랑스 요리 대신, 맛은 비슷하지만 재료와 시간이 덜 드는 간편 요리를 만든 것입니다.

• 3 단계: 불필요한 지식 제거 (가지치기/Pruning)

  • AI 가 배운 지식 중 실제로는 쓸모없는 것들을 과감히 잘라냈습니다. 65% 나 되는 불필요한 연결 고리를 끊었습니다.
  • 비유: 기억력 좋은 사람이지만, 쓸데없는 전화번호나 옛날 뉴스는 다 지우고 중요한 일만 기억하게 만든 것입니다.

5. 결과: 가볍고 빠른 AI 의 탄생
이 과정을 거친 결과, AI 의 계산량은 100 배 이상 (두 자릿수 이상) 줄어든 반면, VIP 를 찾아내는 능력은 거의 변하지 않았습니다.

• 기존 AI: 97.4 점 (정교하지만 무거움)
• 새로운 AI: 96.8 점 (가볍고 빠름)
• 비유: "거인 로봇이 97 점짜리 검사를 봤다면, 이제 소형 드론이 96 점짜리 검사를 봤는데, 드론은 훨씬 빨라졌고 전기도 덜 먹습니다."

6. 최종 확인: 실제 문지기 테스트
이렇게 만든 AI 를 실제 문지기용 컴퓨터 (FPGA) 에 심어봤습니다.

• 속도: 5 마이크로초라는 제한 시간 안에 632 나노초 (0.000632 초) 만에 판단을 내렸습니다. (완벽하게 통과!)
• 자원: 컴퓨터의 메모리 (LUT) 는 35% 만 사용했고, 무거운 계산기 (DSP) 는 전혀 쓰지 않았습니다.

💡 요약

이 논문은 "무겁고 느린 AI 를, 옷장 정리 (압축) 기술을 통해 가볍고 빠른 AI 로 변신시켜, 실시간으로 파티의 VIP 를 찾아내는 문지기로 성공적으로 만든 이야기" 입니다.

이 기술 덕분에 벨레 II 실험은 더 많은 데이터를 처리하면서도, 중요한 물리 현상을 놓치지 않고 계속 탐구할 수 있게 되었습니다.

기술 요약

제시된 논문 "Hardware-Aware Design of a GNN-Based Hit Filtering Algorithm for the Belle II Level-1 Trigger"에 대한 상세한 기술 요약은 다음과 같습니다.

1. 연구 배경 및 문제 정의 (Problem)

• 배경: Belle II 실험은 SuperKEKB 가속기에서 표준 모형을 넘어서는 물리 현상을 탐구하기 위해 고광도 (High Luminosity) 환경에서 운영됩니다.
• 문제: 고광도 조건에서 발생하는 빔 유도 배경 (Beam-induced background) 이 증가함에 따라, 데이터 취득 (DAQ) 시스템의 하드웨어 레벨 -1 (L1) 트리거는 엄격한 제약 조건 하에서 작동해야 합니다.
  • 지연 시간 (Latency): 5 마이크로초 ($\mu s$) 이내의 엄격한 지연 시간 제한.
  • 대역폭: 데이터 처리량을 크게 줄여야 함.
  • 구현 환경: 제한된 리소스를 가진 FPGA(Field-Programmable Gate Array) 장치.
• 구체적 과제: 중앙 드리프트 챔버 (CDC) 트리거는 궤적 재구성을 위해 CDC 섹터당 최대 978 개의 센서 와이어에서 발생하는 히트 (Hit) 를 처리해야 하며, 이 과정에서 배경 히트를 효과적으로 필터링하여 물리 신호의 효율성을 유지해야 합니다. 기존 풀-프레시전 (Full-precision) 딥러닝 모델은 이러한 하드웨어 제약 (지연 시간, 리소스) 을 충족시키기 어렵습니다.

2. 방법론 (Methodology)

이 논문은 GNN(그래프 신경망) 기반 히트 필터링 알고리즘을 FPGA 에 배포하기 위한 소프트웨어 - 하드웨어 공동 설계 (Software-Hardware Co-design) 워크플로우를 제시합니다.

• 기본 모델 아키텍처:
  • 경량화된 Interaction Network 아키텍처를 사용 (3 단계 MLP 블록: 엣지 업데이트 $R_1$, 노드 업데이트 $O$, 최종 엣지 분류 $R_2$).
  • 입력: 와이어 위치 ($x, y$), ADC 합계, 연결된 와이어 간의 공간적 ($\Delta r, \Delta \phi$) 및 시간적 ($\Delta TDC$) 차이.
• 압축 파이프라인 (Compression Pipeline):
  1. 모델 및 그래프 크기 축소:
     • MLP 블록의 숨겨진 레이어 수를 2 개에서 1 개로 줄이고, 노드 수를 8 개에서 6 개로 축소 (파라미터 495 개 $\rightarrow$ 211 개).
     • 양방향 엣지를 단방향 엣지로 변경하여 그래프 크기 및 계산 부하 반감.
  2. 정량화 (Quantization):
     • 4 비트 고정 소수점 (Fixed-point) 연산 적용.
     • Brevitas 라이브러리를 활용한 정량화 인식 학습 (Quantization-Aware Training, QAT).
     • 혼합 정밀도 사용: 입력/가중치 (4 비트), 활성화 (6 비트), 편향 (16 비트), 출력 (8 비트).
     • 출력 시그모이드 함수 제거 (임계값 비교만으로 분류 결정).
  3. 가지치기 (Pruning):
     • 비구조화 (Unstructured) 가지치기 적용.
     • 학습 5 에포크마다 가중치 희소성을 선형적으로 증가시켜 최종 65% 희소성 달성.
• 하드웨어 지향성 평가 지표:
  • 단순 연산 횟수 대신 **비트 연산 수 (Bit Operations, BOPs)**를 계산하여 하드웨어 복잡도를 평가. 이는 FPGA 리소스 소모와 지연 시간을 더 잘 반영하는 지표입니다.

3. 주요 기여 (Key Contributions)

• 하드웨어 인식형 GNN 설계: Belle II L1 트리거의 엄격한 지연 시간 (서브-마이크로초) 과 FPGA 리소스 제약 내에서 작동하도록 GNN 모델을 체계적으로 최적화하는 워크플로우를 제시.
• BOPs 기반 최적화: 모델의 성능 저하를 최소화하면서 하드웨어 계산 비용 (BOPs) 을 극적으로 줄이는 구체적인 최적화 단계 (모델 축소, 4 비트 정량화, 가지치기) 를 증명.
• 실제 데이터 검증: Belle II 2024 충돌 데이터를 사용하여 오프라인 재분석을 통해 알고리즘의 성능을 검증하고, 최종 설계를 FPGA 프로토타입 (AMD Ultrascale XCVU190) 에서 검증함.

4. 결과 (Results)

• 성능 (Hit Filtering Performance):
  • AUC (Area Under Curve): 풀-프레시전 기준 모델 (0.974) 대비 최종 압축 모델은 0.968로 매우 작은 감소만 보임.
  • 히트 효율 및 배경 제거: 95% 히트 효율에서 배경 제거율은 94.2% (기준) 에서 90.9% (최종) 로, 압축 파이프라인으로 인한 성능 저하가 미미함.
• 계산 복잡도 (BOPs):
  • 감소 폭: 풀-프레시전 모델의 116.6 MBOPs 에서 최종 압축 모델은 1.8 MBOPs로 감소 (2 개 이상의 차수 감소).
  • 하드웨어 목표 달성: 1.0 ~ 2.5 MBOPs 범위의 목표 구간 내에 성공적으로 진입.
• FPGA 구현 결과:
  • 지연 시간: 시스템 주파수 128 MHz 에서 632.4 ns의 파이프라인 지연 시간 달성 (5 $\mu s$ 제한 준수).
  • 리소스 사용: Look-Up Tables (LUT) 35.65%, Flip-Flops (FF) 29.75% 사용. DSP 사용 없음.

5. 의의 (Significance)

• 실시간 고에너지 물리 실험의 새로운 패러다임: GNN 과 같은 복잡한 머신러닝 모델을 하드웨어 레벨 트리거 (L1) 에 성공적으로 통합할 수 있음을 입증함. 이는 기존 규칙 기반 트리거의 한계를 넘어선 중요한 진전입니다.
• 효율적인 하드웨어 활용: 고해상도 데이터 처리가 필요한 미래 실험들에서, 제한된 FPGA 리소스 내에서 고효율의 AI 추론을 가능하게 하는 방법론을 제시.
• Belle II 실험의 성공 기여: 증가하는 배경 노이즈 속에서도 물리 신호를 효율적으로 선별하여 Belle II 실험의 데이터 품질과 발견 가능성을 높이는 데 기여할 것으로 기대됨.

요약하자면, 이 연구는 Belle II 실험의 L1 트리거 시스템에 GNN 기반 히트 필터링을 도입하기 위해, 모델 압축 기술과 하드웨어 제약 조건을 결합한 최적화 전략을 개발하고, 이를 통해 성능은 유지하면서 계산 비용을 100 배 이상 줄인 성공적인 사례를 보고한 것입니다.