A Novel Approach for Fault Detection and Failure Analysis of CMOS Copper Metal Stacks

이 논문은 CERN 의 ALICE 실험을 위한 대형 모놀리식 픽셀 센서 (MOSS) 의 제조 과정에서 발견된 반복적인 결함 패턴을 분석하고, 이를 해결하기 위한 측정 방법론과 파운드리 측의 대응 전략을 제시합니다.

핵심

이 논문은 CERN(유럽 입자 물리 연구소) 의 ALICE 실험을 위해 개발된 초정밀 반도체 칩에서 발생한 '고장'을 어떻게 찾아내고 해결했는지에 대한 흥미로운 탐정 이야기입니다. 복잡한 공학 용어 대신, 일상적인 비유를 들어 쉽게 설명해 드리겠습니다.

1. 배경: 거대한 퍼즐 조각 만들기

ALICE 실험은 우주의 기원을 연구하기 위해 거대한 입자 가속기를 사용합니다. 이를 위해 ITS3라는 초정밀 카메라 (센서) 가 필요했습니다. 문제는 이 카메라가 너무 커서 (97mm × 266mm), 일반적인 반도체 공장에서 한 번에 찍어낼 수 있는 크기 (레티클) 를 훨씬 초과한다는 점입니다.

• 비유: 마치 12 인치 피자 한 판을 만들려고 하는데, 오븐에 들어가는 최대 크기보다 훨씬 큰 피자를 만들어야 하는 상황입니다. 그래서 공장은 여러 개의 작은 피자 조각 (칩) 을 정교하게 이어붙여 (Stitching, '스티칭' 기술) 거대한 피자를 완성했습니다. 이를 MOSS라는 시제품 칩으로 테스트했습니다.

2. 문제 발생: 보이지 않는 단락 (Short)

이 거대한 칩을 만들어 보니, 예상치 못한 문제가 생겼습니다. 칩을 전기를 켜기 전에 전기를 흘려보내면, 전기가 엉뚱한 곳으로 새어 나가는 '단락 (Short)' 현상이 발견된 것입니다.

• 비유: 거대한 도로망 (칩) 을 건설하는데, 어딘가에서 도로가 서로 엉켜서 교통 체증 (과도한 전류) 이 생기거나, 심지어 도로가 뚫려버리는 (고장) 문제가 발생한 것입니다. 이 문제는 칩의 20 개 웨이퍼 (반도체 원판) 전원에서 다양한 빈도로 나타났습니다.

3. 탐정 작업: 고장 찾기 3 단계

연구팀은 이 '보이지 않는 고장'을 찾기 위해 세 가지 독특한 방법을 사용했습니다.

1. 저항 측정 (전기 회로 검사):
   • 전기를 아주 천천히, 아주 작은 전압으로 흘려보내며 저항을 재봤습니다. 마치 배관 공사가 물을 아주 천천히 틀어보며 어디에서 물이 새는지 확인하는 것과 같습니다.
2. 전력 서서히 올리기 (Burn-through):
   • 전압을 서서히 높여가며 전류가 어떻게 변하는지 관찰했습니다. 어떤 칩은 전압을 올리자마자 전류가 폭주했다가, 갑자기 '뻑' 하고 끊기며 정상으로 돌아오기도 했습니다.
   • 비유: 마치 꽉 막힌 수도관을 물압을 높여 터뜨리듯, 미세한 불순물이나 단락을 강제로 태워버려 (Burn-through) 통로를 뚫어주는 현상이었습니다.
3. 열화상 카메라 (열로 찾기):
   • 칩이 작동할 때 발생하는 열을 열화상 카메라로 찍었습니다. 고장 난 부분은 다른 곳보다 뜨거워지기 때문에, 마치 밤에 불이 켜진 집을 찾는 것처럼 '뜨거운 점 (Hotspot)'을 찾아냈습니다.

4. 원인 규명: 두 개의 금속 층이 싸운 결과

연구팀은 찾은 '뜨거운 점'의 위치를 칩 설계도와 비교했습니다. 그 결과, 고장의 원인은 칩의 가장 위쪽 두 금속 층 (M7 과 M8) 이 서로 너무 가깝게 배치되어, 설계상 허용되지 않는 간격으로 닿아 있었기 때문이라는 것을 발견했습니다.

• 비유: 건물의 7 층과 8 층에 있는 전기 배선 (구리 선) 이 설계도상으로는 멀어야 하는데, 공장에서 실수로 서로 너무 가까이 붙어서 스파크가 튀고 불이 난 것입니다. 특히 이 두 층은 다른 층들과 재질이나 두께가 달라서 더 취약했습니다.

5. 해결책과 교훈

이 발견을 바탕으로 공장은 설계 규칙을 수정하여, 두 금속 층이 서로 닿지 않도록 배선을 다시 설계했습니다.

• 교훈: 만약 연구팀이 전기를 켤 때 저항을 재거나, 전압을 천천히 올리면서 열화상 카메라를 쓰지 않았다면, 이 고장은 영원히 숨겨져 있었을지도 모릅니다. 특히 '불을 태워 고장 (Burn-through) 을 고친' 칩들도 있었지만, 이는 우연히 통로가 뚫린 경우일 뿐, 근본적인 해결책은 설계 수정이었습니다.

요약

이 논문은 거대한 반도체 칩을 만들 때 발생한 미세한 '전기 누전' 문제를, 정교한 측정 장비와 열화상 카메라를 이용해 찾아내고, 그 원인이 '두 금속 층의 설계 오류'임을 밝혀낸 성공적인 사례입니다. 이는 마치 복잡한 도시의 교통 체증 원인을 찾아내어 도로를 재설계하는 것과 같으며, 앞으로 더 크고 정교한 반도체를 만들 때 매우 중요한 교훈이 되었습니다.

기술 요약

논문 요약: CMOS 구리 금속 스택의 결함 탐지 및 고장 분석

1. 연구 배경 및 문제 제기 (Problem)

• 배경: CERN 의 ALICE 실험을 위한 'Inner Tracking System 3 (ITS3)' 업그레이드 프로젝트는 300mm 웨이퍼 위에 최대 97mm × 266mm 크기의 모놀리식 활성 픽셀 센서를 제작해야 합니다. 이는 단일 레티클 (reticle) 크기 (약 25mm × 32mm) 를 초과하므로, '스티칭 (stitching)' 기술을 사용하여 여러 레티클을 이어 붙여 제작합니다.
• 프로토타입: 스티칭 공정의 타당성과 수율 (yield) 을 검증하기 위해 14mm × 259mm 크기의 프로토타입인 'MOnolithic Stitched Sensor (MOSS)'가 개발되었습니다.
• 문제: 20 개 이상의 웨이퍼에서 제작된 MOSS 센서를 테스트하는 과정에서, 다양한 빈도로 반복되는 고장 (fault) 시그니처가 발견되었습니다. 특히, 칩의 금속 스택 (metal stack) 과 관련된 결함이 수율 저하의 주요 원인으로 지목되었으나, 정확한 고장 메커니즘과 원인을 규명할 필요가 있었습니다.

2. 연구 방법론 (Methodology)

저자들은 제한된 칩 샘플에서 최대한의 정보를 추출하기 위해 단계별 전압 인가 (step-wise power-up) 절차와 다중 측정 기법을 도입했습니다.

• 임피던스 측정 (Impedance Measurement):
  • 전원을 인가하기 전에 모든 전원 네트 (power net) 쌍의 임피던스를 측정하여 '정상 (ok)' 또는 '단락 (short)'으로 분류합니다.
  • 5mV 단위로 전압을 인가하며 전류를 측정하고, 30Ω 임계값을 기준으로 단락을 판별합니다.
• 전원 램핑 및 열화상 카메라 (Power Ramping & Thermal Camera):
  • 각 전원 네트를 개별적으로 정격 전압까지 서서히 램프 (ramp) 업합니다.
  • 열화상 카메라를 사용하여 단락으로 인한 열적 핫스팟 (hotspot) 을 실시간으로 탐지합니다.
  • 단락 부위가 과전류로 인해 '버닝 - 쓰루 (burn-through, 단락 제거)'되는 현상을 관측하고, 이때의 전류 곡선과 열화상 이미지를 분석합니다.
• 데이터 상관 분석 및 FIB 검증:
  • 탐지된 핫스팟 위치를 칩 레이아웃 (특히 금속 스택 M7, M8 층) 과 정밀하게 매핑합니다.
  • **집중 이온 빔 - 주사 전자 현미경 (FIB-SEM)**을 사용하여 고장 지점의 단면 (cross-section) 을 촬영하여 물리적 결함을 직접 확인하고 에너지 분산 X 선 분광법 (EDS) 으로 구성 성분을 분석했습니다.

3. 주요 기여 및 발견 (Key Contributions & Results)

• 고장 메커니즘 규명 (Hypothesis Validation):
  • 데이터 분석을 통해 두 가지 가설을 검증했습니다.
    • 가설 A: 단락은 M7 과 M8 두 금속 층이 모두 존재하는 레이아웃 영역과 상관관계가 있다.
    • 가설 B: 단락은 단일 금속 층 (M7 또는 M8 만 존재) 과 상관관계가 있다.
  • 결과: 156 개의 사례 분석 결과, **94% (100µm 해상도 기준) ~ 99%**의 사례가 가설 A와 일치함이 확인되었습니다. 즉, 단락은 칩의 최상위 두 구리 금속 층 (M7, M8) 이 교차하거나 인접하는 특정 레이아웃 특징에서 발생했습니다.
• 결함의 물리적 확인:
  • FIB-SEM 단면 분석을 통해 M7 과 M8 층 사이에 구리 (Cu) 로 연결된 단락 구조가 존재함을 확인했습니다.
  • '버닝 - 쓰루' 후에도 단락이 재연결 (reconnect) 되는 현상이 관찰되었으며, 이는 국부적인 온도 변화로 인한 금속 스택의 팽창/수축이 원인일 것으로 추정됩니다.
• 수율 및 운영 가능성:
  • 전체 단락 사례 중 **89%**는 적절한 전류 인가 (버닝 - 쓰루) 를 통해 단락이 제거된 후에도 정상적으로 작동할 수 있었습니다.
  • 단락이 발생하지 않거나 버닝 - 쓰루 후에도 고장이 지속되는 경우를 제외하면, 대부분의 센서는 스티칭 공정의 성공적인 수율을 확보할 수 있음을 시사합니다.
• 공정 개선 (Mitigation):
  • 이 분석 결과를 바탕으로 파운드리 (foundry) 는 향후 센서 제작 시 결함을 방지하기 위한 설계 규칙 (design rules) 수정 및 완화 전략을 즉시 구현했습니다.

4. 의의 및 결론 (Significance & Conclusion)

• 신뢰성 있는 결함 분석 프로세스: 임피던스 측정, 서서한 전원 램프 업, 열화상 카메라, 그리고 레이아웃 상관 분석을 결합한 이 방법은 CMOS 금속 스택의 미세 결함을 조기에 탐지하고 근본 원인 (Root Cause) 을 규명하는 강력한 도구임을 입증했습니다.
• ITS3 프로젝트의 성공 기여: MOSS 센서를 통해 발견된 금속 스택 관련 결함을 신속하게 해결함으로써, ALICE ITS3 의 대면적 스티칭 센서 제작에 필요한 고수율 (high yield) 달성을 위한 공정을 안정화시켰습니다.
• 일반적 적용 가능성: 이 논문에서 제시된 분석 기법은 65nm CMOS 기술뿐만 아니라, 첨단 인터커넥트 기술을 사용하는 다른 CMOS 소자의 결함 분석에도 광범위하게 적용 가능한 방법론으로 평가됩니다.

요약하자면, 이 연구는 ALICE ITS3 를 위한 대면적 센서 제작 과정에서 발생한 반복적인 금속 스택 단락 결함을, 정밀한 전기적/열적 측정과 FIB 분석을 통해 규명하고, 이를 바탕으로 파운드리의 공정 개선을 이끌어낸 성공적인 사례입니다.