Identification and mitigation of memory block timing issue in ITk ABCStar during ASIC production

본 논문은 생산 수율을 위협한 ABCStar ASIC 의 타이밍 결함 식별과 코어 동작 전압을 높이고 클럭 듀티 사이클을 조정하는 조합을 통해 해당 문제를 성공적으로 완화하여 비용이 많이 드는 공정 변경이나 재설계를 피하고 ATLAS ITk 검출기 모듈의 지속적인 생산을 가능하게 한 과정을 상세히 기술한다.

핵심

이 논문은 간단한 언어와 일상적인 비유를 사용하여 설명합니다.

더듬거린 '별' 칩의 이야기

CERN 의 ATLAS 실험을 거의 빛의 속도로 충돌하는 입자들의 사진을 찍으려는 거대하고 초고속 카메라라고 상상해 보세요. 이를 수행하기 위해 수백만 개의 초지능형 소형 센서인 ABCStar 칩이 필요합니다. 이 칩들은 카메라의 '눈' 역할을 하여 실리콘 스트립에서 데이터를 읽어 중앙 컴퓨터로 전송합니다.

카메라를 제작하기 전에 엔지니어들은 이 칩들을 제조해야 했습니다. 그들은 칩의 약 **90%**가 완벽하게 작동할 것으로 예상했습니다. 그러나 테스트 도중 끔찍한 문제가 발견되었습니다. 일부 칩 배치에서는 **2%**만 작동했고, 나머지는 고장 났습니다.

미스터리: '실리콘 검증'된 유령

엔지니어들은 당황했습니다. 고장 난 칩들은 이상하게 고장 난 것이 아니었습니다. 그들은 거의 모든 테스트를 통과했습니다. 아날로그 신호를 읽고, 전력을 처리하며, 복잡한 계산을 수행할 수 있었습니다. 그들이 실패한 유일한 것은 데이터를 올바르게 기억하고 불러올 수 있는지 확인하는 특정 디지털 테스트였습니다.

데이터는 SRAM 블록(칩의 단기 메모리 노트라고 생각하세요) 에 저장되었습니다. 이러한 특정 메모리 블록은 이전에 많은 성공적인 칩들에서 사용되었습니다. 업계에서는 이를 **'실리콘 검증 (silicon proven)'**이라고 부릅니다. 이는 수백만 대의 자동차에 장착되어 터진 적이 없는 타이어 디자인을 사용하는 것과 같습니다. 누구나 이 타이어가 완벽하다고 가정했습니다.

엔지니어들은 메모리 자체가 고장 났다고 의심했지만, 그들은 틀렸습니다. 메모리는 정상적이었습니다. 문제는 메모리에 언제 쓰기를 하고 언제 읽기를 할지 지시하는 교통 통제관( '글루 논리') 이었습니다.

근본 원인: 타이밍 불일치

다음은 비유입니다: 달리는 주자 (데이터) 가 휘슬이 울리는 정확한 순간에 동료 (메모리) 에게 계주봉을 넘겨야 하는 계주 경기를 상상해 보세요.

• 계획: 휘슬이 울리면 주자는 질주하고, 동료는 계주봉을 잡습니다.
• 현실: 일부 칩에서 주자는 엔지니어들이 생각한 것보다 약간 느렸습니다. '실리콘 검증'된 메모리 모델들은 오래된 도구를 기반으로 했기 때문에, 이 특정 공장 배치에서 주자가 약간 둔할 수 있다는 사실을 고려하지 못했습니다.
• 결과: 동료가 계주봉을 잡으려 했지만 너무 일찍 시도했습니다. 주자는 아직 도착하지 않았습니다. 계주봉이 떨어졌습니다. 칩 용어로 이는 비트 플립 또는 타이밍 오류입니다. 데이터가 손상되었습니다.

이 현상은 실리콘 웨이퍼의 가장자리 (피자의 가장자리와 유사) 에서 주로 발생했습니다. 제조 공정이 약간 덜 균일하여 '주자'들이 더 느려지기 때문입니다.

수사: 해결책 찾기

팀은 수백만 달러 가치의 칩을 폐기하거나 몇 년이 걸릴 전체 재설계를 하지 않고 이 문제를 해결할 방법을 찾아야 했습니다. 그들은 두 가지 주요 아이디어를 테스트했습니다.

1. '스피드 부스트' (전압 증가)

주자가 느리다면 카페인 주사를 맞히세요.

• 해결책: 칩의 디지털 두뇌에 공급되는 전압을 1.20 볼트에서 1.25 볼트로 높였습니다.
• 효과: 높은 전압은 트랜지스터 (주자들) 를 더 빠르게 움직이게 합니다. 갑자기 주자가 제시간에 계주봉을 잡을 만큼 충분히 빨라졌습니다.
• 결과: 이전에 고장 났던 칩들 (2% 수율) 이 갑자기 80% 의 확률로 작동했습니다.

2. '더 긴 휴식' (클럭 듀티 사이클)

주자가 여전히 약간 느리다면, 동료가 계주봉을 잡으려 하기 전에 조금 더 기다리라고 지시하세요.

• 해결책: 칩은 왕복으로 틱틱거리는 클럭 신호로 작동합니다. 엔지니어들은 논리가 활성화되는 '하이' 부분이 너무 짧다는 것을 깨달았습니다. 그들은 회로 기판의 두 전선을 물리적으로 교체하여 '하이' 부분이 더 오래 지속되도록 했습니다.
• 효과: 이는 메모리가 데이터를 잡으려 하기 전에 논리가 안정화되고 준비할 시간을 더 주었습니다.
• 결과: 이는 칩이 조금 더 나이가 들거나 추워져도 고장 나지 않도록 하는 추가 안전 장치를 제공했습니다.

'만약에' 시나리오: 공장 변경

팀은 트랜지스터를 자연스럽게 더 빠르게 만들기 위해 제조 공정 (파운드리) 을 변경하는 것에 대해 공장 관계자와 논의했습니다.

• 문제: 그들은 이미 '느린' 공정으로 300 개의 웨이퍼를 제작했습니다. 케이크를 다시 굽을 수는 없습니다. 만약 지금 공정을 변경한다면, 기존 웨이퍼 전부를 폐기하고 처음부터 다시 시작해야 하며, 이는 막대한 비용과 프로젝트 지연을 초래할 것입니다.
• 결정: 그들은 새로운 실험용 웨이퍼에서 '빠른' 트랜지스터를 테스트했습니다. 작동은 했지만 다른 부작용 (아날로그 센서의 민감도 변화 등) 을 일으켰습니다.
• 판단: '스피드 부스트' (전압) 와 '더 긴 휴식' (전선 교체) 이 기존 칩에서 완벽하게 작동했기 때문에, 그들은 공장 공정을 변경하지 않기로 결정했습니다. 칩의 사용 방식을 약간 조정하는 것이 더 저렴하고 빠르며 안전했습니다.

최종 결과

팀은 전압을 약간 높이고 두 개의 전선만 교체함으로써 프로젝트를 구할 수 있음을 증명했습니다.

• 수율: 재앙 (작동 2%) 에서 성공 (80% 이상 작동) 으로 전환되었습니다.
• 전력: 추가 전압은 아주 적은 양의 전력을 더 사용했습니다 (약 3% 증가). 이는 검출기의 냉각 시스템이 쉽게 처리할 수 있는 수준이었습니다.
• 방사선: 그들은 입자 충돌기에서 겪게 될 것과 같은 강력한 방사선 하에서 칩을 테스트했고, 해결책이 여전히 작동함을 확인했습니다.

큰 교훈

이 논문은 모든 엔지니어에게 중요한 교훈으로 끝납니다: "검증되었다고 해서 완벽하다고 가정하지 마십시오."

한 번의 구성 요소 (예: 메모리 블록) 가 과거에 작동했다고 해서 새로운 설계, 특히 새로운 제조 변형과 결합될 때 완벽하게 작동한다는 보장은 없습니다. 팀은 '실리콘 검증'된 블록조차 새로운 프로젝트의 특정 도구와 조건으로 다시 점검해야 한다는 것을 배웠습니다. 만약 그들이 이를 일찍 수행했다면 문제를 더 일찍 발견했을지도 모릅니다.

이런 탐정 작업 덕분에 ATLAS ITk 검출기는 이제 이 칩들로 조립되고 있으며, 실험의 수명 동안 신뢰성 있게 작동할 것으로 예상됩니다.

기술 요약

기술 요약: ITk ABCStar 의 메모리 블록 타이밍 문제 식별 및 완화

문제 식별
고광도 LHC(HL-LHC) 의 ATLAS 내부 추적기 (ITk) 업그레이드를 위한 혼합 신호 프론트엔드 판독 칩인 ABCStar ASIC 의 시제품 전 테스트 도중, 치명적인 수율 문제가 발견되었습니다. ASIC 설계는 오랜 신뢰성 있는 운영 이력을 가진 "실리콘 검증 (silicon proven)" 정적 랜덤 액세스 메모리 (SRAM) 블록을 활용했으나, 특정 제조 로트에서 웨이퍼 수율이 예상치인 90% 초월에서 2% 까지 급감하는 현상이 나타났습니다. 고장은 디지털 테스트 벡터 (특히 A02, P03, P99 테스트) 에 집중되었으며, 출력 데이터에서 간헐적인 비트 플립으로 나타났습니다. 결정적으로 출력 패킷 포맷은 정확했으므로, 오류는 출력 회로가 아닌 SRAM 버퍼 (L0 및 이벤트 버퍼) 에 저장된 데이터 페이로드 내부에서 발생했음을 의미합니다. 고장은 운영 조건에 매우 민감하여, 특히 1.20 V 의 정격 코어 전압에서 그리고 웨이퍼 가장자리에 위치한 다이 (dice) 에서 더 빈번하게 발생했습니다. 이는 공정 변이에 의존하는 타이밍 마진 문제임을 시사했습니다.

방법론 및 근본 원인 규명
임시 다학제 팀은 디지털 코어 전압과 클럭 듀티 사이클을 변화시키며 다차원 운영 파라미터에 걸쳐 테스트 결과를 매핑하는 "shmoo 플롯" 분석을 수행했습니다.

• 전압 민감도: 테스트 결과, 디지털 코어 전압을 1.20 V 에서 1.25 V 로 높이면 수율이 크게 개선되는 것이 확인되어, 문제가 근본적인 논리 오류가 아닌 트랜지스터 속도와 관련됨을 시사했습니다.
• 듀티 사이클 민감도: 클럭 듀티 사이클을 증가시켜 (클럭을 더 오랫동안 높게 유지) 고장을 줄일 수 있었으며, 이는 40 MHz 클럭의 하강 에지가 판독/쓰기 작동을 트리거하기 전에 SRAM 을 인터페이스하는 "글루 논리"를 통해 논리 상태가 전파될 시간을 더 확보해 주었습니다.
• 근본 원인: 조사 결과, "실리콘 검증" SRAM 블록의 타이밍 모델이 부정확한 것으로 판명되었습니다. 이러한 모델은 레거시 설계 도구를 사용하여 수동으로 생성되었으며, 130 nm 혼합 신호 CMOS 파운드리 의 특정 제조 공정 변이 하에서 블록의 성능을 완전히 반영하지 못했습니다. 결과적으로 합성된 제어 논리는 제공되었으나 부정확한 타이밍制約을 충족하여 실제 ASIC 에서 마진 타이밍이 발생했습니다.

완화 옵션 조사
두 가지 주요 완화 전략이 병행하여 추진되었습니다:

1. 현장 운영 파라미터 변경: 이미 제조된 ASIC 의 운영 조건을 수정.
2. 제조 공정 변경: 파운드리와 협력하여 향후 웨이퍼의 트랜지스터 특성을 변경.

전압 및 듀티 사이클 분석:
"불량 로트" 웨이퍼에 대한 광범위한 테스트는 디지털 코어 전압을 1.25 V 로 높이면 성능이 가장 낮은 웨이퍼에서도 수율을 80% 초월로 회복할 수 있음을 입증했습니다. 열전도 연구는 이 전압 증가로 인한 총 전력 소모가 약 2.8% 증가하는 것에 불과하며, ITk 검출기 인프라의 냉각 및 전력 용량 범위 내에 있음을 확인했습니다. 또한, 방사선 조사 (최대 100 Mrad) 및 온도 사이클링 (-40°C 까지) 테스트는 1.25 V 설정이 검출기의 운영 수명 동안 충분한 마진을 제공함을 확인했습니다. 이는 낮은 온도와 방사선 효과가 트랜지스터 속도를 향상시키거나 약간의 전압 조정만 필요로 함이 밝혀졌기 때문입니다.

클럭과 관련하여, HCCStar 컨트롤러는 50% 미만의 듀티 사이클 (약 49%) 을 제공했습니다. 더 높은 듀티 사이클이 신뢰성을 향상시켰으므로, 팀은 HCCStar 와 ABCStar 간의 확장 가능 저전압 신호 (SLVS) 차동 클럭 쌍의 양극 및 음극 신호를 물리적으로 교환할 것을 제안했습니다. 이 간단한 하드웨어 수정은 >50% (구체적으로 51%) 의 듀티 사이클을 보장하여 클럭 발생기를 재설계하지 않고도 추가 타이밍 마진을 제공했습니다.

공정 변경 분석:
파운드리에서는 게이트 크기를 2 nm 또는 4 nm 줄이고 독점적인 "더 빠른 트랜지스터" 기술을 사용하는 등 실험적 공정 변경을 제안했습니다. 이러한 변경은 디지털 성능을 향상시켰지만, 밴드갭 기준 전압, 이득 등 아날로그 회로 동작에 상당한 변화를 초래하여 칩 전체의 재특성화가 필요했습니다. furthermore, 이러한 변경은 이미 제조된 300 개의 웨이퍼에는 적용할 수 없었으므로, 해당 웨이퍼를 폐기해야 하는 상황이 발생했을 것입니다.

주요 결과

• 수율 회복: 전압 및 듀티 사이클 완화 조치를 구현함으로써, 성능이 가장 낮은 웨이퍼의 수율이 약 2% 에서 80% 초월로 회복되었습니다.
• 최종 생산 지표: 새로운 운영 파라미터 (1.25 V 코어 전압 및 교환된 클럭 신호) 로 인해 최종 A 등급 수율은 85.88% 에 달했고, A+B 등급 수율은 89.94% 에 달하여 원래 프로젝트 기대치와 부합했습니다.
• 검증: 포괄적인 테스트는 수정된 운영 조건이 ITk 검출기 수명 동안 예상되는 전체 온도 범위 (-16°C ~ -28°C) 및 방사선 선량에 걸쳐 신뢰할 수 있는 작동을 보장함을 확인했습니다.
• 결정: 팀은 비용이 많이 드는 ASIC 재설계나 이미 제조된 웨이퍼 폐기를 피하기 위해 기존 및 향후 모든 웨이퍼에 대해 현장 운영 파라미터 변경을 진행하기로 결정했습니다.

의의 및 교훈
본 논문은 HL-LHC 업그레이드의 핵심 구성 요소 생산을 위협했던 미묘한 타이밍 문제의 성공적인 해결을 문서화합니다. 주요 의의는 "실리콘 검증" 설계 블록을 특정 공정 코너 사례에 대한 재시뮬레이션 없이 재사용할 경우, 특정 공정 변이 하에서만 나타나는 마진 타이밍을 초래할 수 있음을 입증한 데 있습니다.

저자들은 향후 ASIC 개발을 위한 두 가지 주요 교훈을 강조합니다:

1. 재사용 블록의 재시뮬레이션: 오랜 이력을 가진 블록이라도 특정 파운드리 공정 모델에 대한 재시뮬레이션 없이 "실리콘 검증" 상태에만 의존하는 것은 위험을 수반합니다.
2. 공정 변이 테스트: 이러한 마진 설계가 양산 전에 포착되도록 저자는 파운드리로부터 "스트라이프드 (striped)" 웨이퍼 (단일 웨이퍼 상에 극단적인 공정 변이를 가진 다이 포함) 를 요청하거나, 공정 코너를 시뮬레이션하고 운영 마진을 결정하기 위해 전압을 낮춘 상태에서 초기 테스트를 수행할 것을 권장합니다.

성공적인 완화 조치로 ITk 스트립 모듈 생산이 일정에 따라 진행되었으며, 검출기 통합은 2025 년 말에 시작되어 2028 년에 시운전이 예정되어 있습니다.