Mapping the positions of Two-Level-Systems on the surface of a superconducting transmon qubit

Os autores apresentam um método para mapear as posições individuais de sistemas de dois níveis (TLS) na superfície de um qubit transmon, utilizando campos elétricos locais gerados por eletrodos para revelar que a maioria desses defeitos reside nos eletrodos do junção Josephson, indicando uma densidade aumentada devido às técnicas de fabricação por lift-off.

O essencial

Imagine que você está tentando construir um computador superpoderoso, capaz de resolver problemas que hoje levariam milênios. Esse é o objetivo dos computadores quânticos. Mas há um grande vilão atrapalhando: o "ruído" que faz esses computadores esquecerem o que estão calculando.

Neste artigo, os cientistas da Alemanha e do Google decidiram caçar esse vilão. Eles não queriam apenas saber que o ruído existia; queriam saber onde ele estava escondido e quem era o culpado.

Aqui está a explicação da descoberta, usando analogias do dia a dia:

1. O Problema: Os "Fantasmas" Quânticos

Dentro dos chips quânticos (chamados de transmons), existem defeitos microscópicos chamados Sistemas de Dois Níveis (TLS).

• A Analogia: Imagine que o chip é uma sala de concertos silenciosa. Os TLS são como pequenos "fantasmas" ou "grilos" que ficam pulando de um lado para o outro, fazendo barulho e atrapalhando a música.
• Esses fantasmas são defeitos na superfície do metal ou na oxidação que cobre o chip. Eles absorvem a energia do computador quântico e a dissipam, fazendo o cálculo falhar. O problema é que eles são invisíveis a olho nu e muito pequenos.

2. A Solução: O "GPS" de Defeitos

Os cientistas criaram um método genial para mapear exatamente onde esses fantasmas estão.

• O Dispositivo: Eles construíram um chip quântico com quatro "antenas" (eletrodos) ao redor dele.
• O Truque: Eles aplicaram pequenas voltagens nessas antenas. Isso cria campos elétricos locais, como se fossem "lanternas" ou "ímãs" invisíveis.
• A Detecção: Quando um "fantasma" (TLS) sente o campo elétrico de uma antena, ele muda sua frequência (como um rádio que muda de estação).
• A Localização: Ao verem quão forte foi a mudança de frequência em cada uma das quatro antenas, os cientistas usaram um processo chamado trilateração (igual ao que o GPS usa no seu celular).
  • Exemplo: Se o fantasma reagiu muito à antena A e pouco à antena B, ele deve estar muito perto de A e longe de B. Cruzando esses dados, eles traçaram um mapa preciso da posição de cada defeito.

3. A Grande Descoberta: Onde os "Fantasmas" se Escondem

O que eles encontraram foi uma surpresa importante.

• A Expectativa: Eles achavam que os fantasmas estariam espalhados por toda a superfície do chip, especialmente nas grandes áreas do capacitor (que é a parte principal do chip).
• A Realidade: A maioria esmagadora (cerca de 58% a 60%) dos defeitos estava escondida em um lugar muito específico: nos "fios" que conectam a junção do chip (o coração do computador).
• A Analogia: Imagine que você tem uma casa enorme (o chip) e acha que os ratos estão espalhados por todos os cômodos. Mas, ao fazer o mapa, você descobre que 60% dos ratos estão escondidos apenas dentro de um único cano de água que sai da cozinha.

4. Por que isso acontece? (A Culinária do Chip)

O artigo explica que isso acontece por causa de como o chip é fabricado.

• A Analogia da Construção:
  • A parte principal do chip é feita cortando o metal (como esculpir uma estátua de mármore). Isso deixa a superfície lisa.
  • Mas os "fios" da junção são feitos com uma técnica chamada evaporação em sombra (como pintar um objeto com aerossol, cobrindo partes com uma máscara).
  • Essa técnica de "pintura" deixa resíduos de cola (resina) e deixa a superfície mais áspera e cheia de buracos microscópicos. É nessas "sujeiras" e rugosidades que os defeitos (TLS) nascem e se escondem.

5. Por que isso é importante?

Antes desse estudo, os cientistas tentavam melhorar os chips tentando melhorar o material geral, como se estivessem tentando limpar a casa inteira de uma vez.

• O Novo Caminho: Agora, sabemos que o problema está concentrado nos "fios" feitos pela técnica de evaporação.
• O Futuro: Em vez de tentar melhorar tudo, os engenheiros podem focar em:
  1. Melhorar a técnica de fabricação desses fios específicos.
  2. Redesenhar o chip para que os fios sejam mais finos ou menos expostos.
  3. Usar "controles" (os eletrodos) para afastar os defeitos que já existem, como se fosse um "repelente de insetos" elétrico.

Resumo Final

Os cientistas criaram um mapa de tesouro para os defeitos quânticos. Eles descobriram que a maior parte do "ruído" que estraga os computadores quânticos não está no meio do chip, mas sim nas bordas e nos fios feitos com uma técnica específica de fabricação.

Essa descoberta é como encontrar a chave para consertar o motor de um carro: em vez de trocar todo o motor, agora sabemos exatamente qual peça precisa ser polida ou trocada para que o carro (o computador quântico) rode muito mais rápido e sem falhas.

Resumo técnico

Resumo Técnico: Mapeamento de Posições de Sistemas de Dois Níveis (TLS) em Qubits Transmon Supercondutores

1. O Problema

A coerência dos computadores quânticos supercondutores é severamente limitada por defeitos materiais que criam Sistemas de Dois Níveis (TLS - Two-Level Systems). Esses defeitos, frequentemente originados em óxidos de superfície amorfa, barreiras de tunelamento de junções Josephson ou resíduos de fotoresist, atuam como fontes primárias de decoerência.

• Desafio Atual: Embora se saiba que os TLS causam perda de energia e flutuações de frequência, a compreensão microscópica de onde eles estão localizados fisicamente no circuito e como são formados é limitada.
• Consequência: Sem saber a localização exata dos TLS mais prejudiciais, é difícil otimizar o design do circuito ou melhorar os processos de fabricação para mitigar a decoerência. Métodos tradicionais (como medição de fator de qualidade em ressonadores) fornecem apenas uma média estatística, não a localização individual.

2. Metodologia

Os autores desenvolveram um método de triangulação ativa para determinar as posições individuais de TLS na superfície de um qubit transmon. A abordagem combina espectroscopia de troca (swap spectroscopy) com campos elétricos DC locais.

• Dispositivo Experimental:
  • Um qubit transmon (design XMon) fabricado em alumínio sobre um substrato de safira.
  • O qubit possui um SQUID (DC-SQUID) e um capacitor de shunt.
  • Eletrodos de Gate: Quatro eletrodos de gate (rotulados $\alpha, \beta, \gamma, \delta$) são posicionados estrategicamente ao redor da ilha do qubit para gerar campos elétricos DC localizados.
• Princípio de Funcionamento:
  1. Sintonização: A frequência de ressonância de um TLS carregado depende do campo elétrico local ($E$) através de um momento de dipolo elétrico ($p$). Ao aplicar tensões nos eletrodos de gate, os autores "sintonizam" as frequências dos TLS.
  2. Espectroscopia de Troca (Swap Spectroscopy): O qubit é excitado e sua taxa de relaxamento de energia ($T_1$) é medida em função da frequência. Quando o qubit entra em ressonância com um TLS fortemente acoplado, ocorre uma troca de energia, resultando em um mínimo detectável no tempo $T_1$.
  3. Mapeamento de Posição:
     • A força de sintonização ($\gamma_i$) de um TLS específico em relação a cada um dos quatro eletrodos é medida.
     • Simulações de elementos finitos (ANSYS HFSS/MAXWELL) geram mapas precisos da intensidade do campo elétrico DC ($E_i(x,y)$) gerado por cada eletrodo.
     • A posição $(x,y)$ do TLS é inferida encontrando o ponto onde a razão das forças de sintonização medidas ($\gamma_i/\gamma_j$) corresponde à razão das intensidades de campo simuladas ($E_i/E_j$).
     • O método assume que, nas regiões de interesse (bordas dos eletrodos), os campos elétricos dos gates e do qubit estão suficientemente alinhados para cancelar o vetor do momento de dipolo na equação de localização.

3. Contribuições Chave

• Localização Individual: Primeira demonstração de mapeamento de posições individuais de TLS na superfície de um qubit funcional, indo além de medições estatísticas globais.
• Identificação de "Hotspots": O método permite identificar regiões críticas do circuito onde a densidade de TLS é anormalmente alta.
• Correlação com Fabricação: A técnica conecta diretamente a localização dos defeitos a processos específicos de fabricação (ex: evaporação por sombra vs. gravação).
• Caracterização de Propriedades: Além da posição, o método permite estimar o momento de dipolo elétrico e a força de acoplamento de cada TLS individual.

4. Resultados Principais

• Distribuição Espacial: Em uma amostra única, 55 TLS foram mapeados. A descoberta mais significativa foi que a maioria dos TLS (aproximadamente 58-59%) reside nas pontas (leads) das junções Josephson do SQUID, e não no capacitor de shunt ou no plano de terra, que possuem muito maior área de superfície e participação de energia elétrica.
• Densidade Aumentada: A análise comparativa entre a distribuição observada e a participação de energia (Energy Participation Ratio - EPR) revelou que a densidade de TLS nas pontas das junções (fabricadas por evaporação em sombra e processo lift-off) é aproximadamente duas vezes maior do que nas áreas do capacitor e do plano de terra (fabricadas por gravação subtractiva).
• Propriedades dos TLS:
  • O momento de dipolo elétrico medido foi de $p_\parallel \approx 1.12 \pm 0.12 \, e\text{\AA}$, consistente com modelos teóricos e medições anteriores.
  • A resolução espacial do método foi estimada em cerca de 6 µm, limitada principalmente pela incerteza nas medições de força de acoplamento e pela geometria do qubit.
• Validação: A robustez do método foi confirmada ao variar o limite de campo elétrico mínimo ($E_{min}$) para detecção; a proporção de TLS encontrados no SQUID permaneceu estável em ~60% dentro da faixa de coerência realista do qubit.

5. Significado e Impacto

• Guia para Fabricação: Os resultados indicam que os processos de fabricação baseados em lift-off e evaporação em sombra (comuns para junções Josephson) introduzem mais defeitos (resíduos de resist, rugosidade de interface) do que os processos de gravação padrão. Isso sugere que a otimização desses processos específicos é crucial para melhorar a coerência.
• Design de Qubits: A descoberta de que os leads das junções são os maiores contribuintes para a decoerência apoia o uso de técnicas de "afinamento de fio" (wire-tapering) para diluir o campo elétrico nessas regiões críticas.
• Controle Ativo: O método não apenas mapeia, mas também oferece uma via para suprimir ativamente a decoerência. Ao ajustar os campos DC locais, é possível "sintonizar" TLS dominantes para fora da ressonância do qubit, estabilizando o tempo $T_1$.
• Escalabilidade: A técnica é aplicável a diferentes tipos de qubits e pode ser integrada em configurações flip-chip para mapear defeitos em processadores quânticos em larga escala, fornecendo feedback direto para o desenvolvimento de hardware quântico mais robusto.

Em resumo, este trabalho fornece uma ferramenta poderosa de diagnóstico que transforma a compreensão dos defeitos materiais de uma questão estatística para uma análise espacial precisa, abrindo caminho para melhorias direcionadas na fabricação e no design de computadores quânticos supercondutores.