Real-Time Quantum Error Correction System Stack: Architecture, Algorithms, and Engineering Practice

本白皮书通过识别超越平均解码速度的实时瓶颈、基准测试主流解码算法在表面码和 qLDPC 码方面的就绪情况，并提出一个具有定义接口和延迟预算的六层参考架构以实现实时量子纠错，旨在解决实验室演示与可扩展容错量子计算之间的关键工程差距。

要点

想象一下，你正试图扶住一座巨大且极其脆弱的玻璃雕塑（量子计算机），同时还要抵御一场狂风暴雨（噪声）试图将其撞倒的威胁。**量子纠错（QEC）**就是那群时刻盯着雕塑、发现裂纹并立即进行修复的工作人员。

这篇论文指出，我们终于证明了这些工人能够发现裂纹。接下来的巨大挑战不再是如何发现它们，而是如何组织这些工人，使他们在风暴变得非常猛烈时，不会感到不堪重负、疲惫不堪或反应迟钝。

以下是这篇论文的故事，通过简单的类比进行了拆解：

1. 转变：从“我们能做到吗？”到“我们能跟得上吗？”

多年来，科学家们一直在问：“我们能修复量子错误吗？”现在既然我们已经知道答案是“可以”，问题就变成了：“我们能否修复错误的速度足够快，从而让计算机永远运行下去？”

论文将此比作工厂的流水线。

• 过去： 我们证明了我们可以修复原型机上的单个损坏部件。
• 现在： 我们需要每秒修复数百万个损坏部件，且流水线永不停歇。
• 问题： 如果“修复者”（解码器）哪怕只落后了一点点，损坏的部件就会堆积起来。最终，这堆积的部分会变得如此庞大，以至于工厂不得不停工，而这种损坏将变成永久性的。

2. 两种“修复”模式

论文解释说，工人并不总是需要亲手接触雕塑。他们有两种操作模式：

• 模式 A：“笔记本”模式（Clifford Gates）： 大多数时候，工人只是在笔记本上记录下错误（一个“泡利框架”）。他们不需要立即冲过去修复，可以稍后再赶上。这就像老师记录下学生的错误，以便稍后在考试中进行纠正。
• 模式 B：“停线”模式（Non-Clifford/T-Gates）： 有时，计算机需要执行一个特殊的复杂动作。就在这一刻，工人必须已经读完笔记本，并确切知道雕塑的状态。如果他们还在记录，整个工厂必须冻结并等待。
  • 危险： 如果工人太慢，工厂就会处于闲置状态。而在闲置期间，风（噪声）会持续吹袭，产生新的错误。如果工人太慢，他们制造的问题会比解决的问题还要多。

3. “尾部”问题：重点不在于平均值

论文提出了一个至关重要的观点，关于速度。想象一名跑步者，他通常在 10 分钟内完成比赛，但偶尔会绊倒，导致耗时 2 小时。

• 平均速度： 看起来很棒（10 分钟）。
• 现实情况： 那一次 2 小时的绊倒会毁掉整个进度表。

在量子计算中，我们不关心解码器的“平均”速度。我们关心的是最坏情况下的速度（“尾部”）。如果解码器通常很快，但偶尔会卡住一瞬间，那一瞬间产生的积压可能会导致系统崩溃。论文指出，我们必须设计出即使在极端情况下也绝不会卡顿的系统。

4. 两种类型的工厂（硬件）

论文研究了两类主要的量子“工厂”，以及它们各自需要什么样的工具：

• 超快速工厂（超导量子比特）：

  • 速度： 一切都在微秒（百万分之一秒）级别发生。
  • 挑战： 工人需要极其迅速。他们需要像一级方程式赛车的维修站团队一样。
  • 解决方案： 他们需要专门定制的工具（FPGA），这些工具不能被通用型计算机所拖累。

• 灵活型工厂（离子阱与中性原子）：

  • 速度： 一切都在毫秒（千分之一秒）级别发生。这听起来更慢，但实际上是一种奢侈。
  • 挑战： 这些工厂很灵活。他们可以移动其“工人”（原子）来修复不同的位置。然而，他们使用的是另一种更难解决的谜题（qLDPC 码），即便你有更多的时间。
  • 解决方案： 他们需要强大的计算机（GPU）来解决复杂的数学问题，但他们比“超快速工厂”拥有更多的喘息空间。

5. 提议的解决方案：六层架构栈

作者提出了构建这些工厂“控制塔”的一种新方法。与其使用杂乱无章的电线和代码，他们建议使用一个六层三明治结构：

1. 传感器： 观察量子比特。
2. 翻译器： 将原始传感器数据转化为清晰的错误列表。
3. 信使： 将该列表尽可能快地移动到大脑。
4. 大脑（解码器）： 弄清楚如何修复错误的部分。这是最重要的层。
5. 管理者： 追踪“笔记本”（已修复的错误），并告诉工厂何时暂停以进行特殊动作。
6. 调度员： 规划整体工作，告诉工厂下一步该做什么。

核心创新： 该系统旨在具备灵活性。它可以更换“大脑”（解码器）而无需重建整个工厂。它也可以处理不同类型的谜题（表面码 vs. qLDPC 码），而不会感到吃力。

6. 底线

论文得出结论：现在的瓶颈是工程学，而非物理学。

我们知道数学是成立的，我们也知道算法是存在的。但是，要建造一台真正的、实用的量子计算机，我们不能再仅仅像物理学家那样思考，而必须开始像系统工程师那样思考。我们需要建立可靠、高速的交通控制系统，确保“修复者”永远不会被压垮。

如果我们能正确构建这个“控制塔”，我们就能从几个量子比特扩展到数百万个，使量子计算机强大到足以解决当今无法解决的问题。如果我们做不到，系统就会停滞，而错误将会获胜。

技术摘要

技术摘要：实时量子纠错系统栈

问题陈述

量子纠错（QEC）已从证明物理可行性转向面临系统工程挑战。虽然 Google（在距离为 5/7 的表面码上实现低于阈值的性能）、Riverlane/Rigetti（硬件集成的低延迟反馈）以及 Quantinuum（容错逻辑操作）最近的里程碑证明了 QEC 的理论可行性，但实验室演示与可扩展容错量子计算（FTQC）之间仍存在巨大的差距。

所解决的核心问题是，实时 QEC 的瓶颈已从算法能力转向了系统级工程。目前的解码器算法通常能在单 CPU 上满足小代码距离（$d$）的平均延迟要求，但它们无法满足完整系统的严苛约束：持续吞吐量、有界尾部延迟（p99）以及端到端数据路径协调。如果解码器落后，会导致同步停顿，迫使数据比特处于闲置状态（累积物理错误），并延迟逻辑操作（特别是非 Clifford 门），这可能导致纠错适得其反。

方法论

本文采用系统工程方法，分析了从综合征提取到逻辑操作的完整数据路径。该方法由四个主要部分组成：

1. 系统建模： 作者建立了一个形式化的系统模型，定义了端到端的数据路径（稳定子执行、读取、传输、解码、前馈）和两种运行机制：

   • 流式机制（Streaming Regime）： 仅限 Clifford 操作，通过在经典 Pauli 框架中跟踪校正，而不进行即时的物理应用。其要求是持续吞吐量（$\mu \ge \lambda$）。
   • 同步机制（Synchronization Regime）： 需要解析框架信息的非 Clifford 操作（例如 T 门）。这施加了硬性的延迟截止时间；任何积压（$B_{sync}$）都会导致 QPU 闲置。
     该模型针对三种硬件平台进行了实例化：超导量子比特（微秒级循环，严苛的尾部延迟）、离子阱（更长的相干时间，中途测量约束）和中性原子（可重构阵列，基于图像的读取）。

2. 解码器基准测试： 作者使用 Stim 电路级噪声模拟器，在现实条件下对主要的解码器家族（最小权重完美匹配 [MWPM]、并查集 [Union-Find, UF]、置信传播 + 有序统计解码 [BP+OSD] 以及神经网络）进行了基准测试。

   • 指标： 逻辑错误率、持续吞吐量、平均解码延迟，以及至关重要的 p99 尾部延迟。
   • 场景： 在两种模式（批处理模式和滑动窗口模式）下测试了表面码（$d=3$ 到 $17$）和 qLDPC 码（双变量自行车码）。
   • 硬件： 基准测试在单个 Intel Xeon CPU 核心和 NVIDIA A100 GPU 上运行，以评估硬件加速的效果。

3. 架构提案： 提出了一个六层参考架构来构建实时 QEC 栈，将关注点从硬件读取到逻辑调度进行分离。

4. 差距分析： 本文将当前解码器性能与实际算法（如 RSA-2048 分解）所需的延迟预算进行比较，识别了在吞吐量和尾部延迟方面的具体瓶颈。

核心贡献

1. 识别系统级瓶颈

论文指出，主要的挑战不再是解码算法的平均速度，而是系统维持持续吞吐量和有界尾部延迟的能力。

• 尾部延迟： 一个具有快速平均值但偶尔发生停顿（例如 p99 $\gg$ 平均值）的解码器会产生危险的积压。论文证明，对于单 CPU 上的 MWPM，其 p99 延迟是平均值的 1.7–3 倍，即使平均值未超过截止时间，p99 也经常超过实时截止时间。
• 同步停顿： 积压的累积会迫使 QPU 在同步屏障（T 门）处闲置，从而导致物理错误累积，并可能将有效错误率推高至代码阈值之上。

2. 全面的解码器基准测试

作者提供了不同代码距离和硬件后端下的解码器性能经验数据：

• 表面码 (MWPM)： 在单 CPU 核心上，MWPM 仅在 $d \le 7$ 的批处理模式下能满足 1 $\mu$s/轮的截止时间（典型于超导量子比特）。在滑动窗口模式下，或对于 $d \ge 9$，则会超过截止时间。
• qLDPC 码 (BP+OSD)： 这些码提供更好的编码率，但需要更复杂的解码。基于 CPU 的 BP+OSD 在面对较大规模代码（$d \ge 12$）和较高错误率时，难以满足 1 ms/轮的预算（典型于中性原子）。GPU 加速（NVIDIA A100）提供了 25–230$\times$ 的加速，使 1 ms/轮对于较大规模代码变得可行，尽管 CPU 实现中的尾部延迟仍是一个问题。
• 窗口 vs 批处理： 对于长计算至关重要的滑动窗口解码，由于需要较大的窗口进行边界匹配，其延迟比批处理解码高出 2–4$\times$。

3. 六层参考架构

论文提出了一个结构化的六层栈，以解耦硬件特性与解码逻辑：

• L1 (QPU) 与 L2 (读取)： 硬件特定的综合征提取和元数据生成（置信度、擦除标志）。
• L3 (数据传输)： 确定性的、低延迟的综合征数据包路由。
• L4 (解码引擎)： 核心处理单元，负责管理分发、积压和截止时间。它支持异构后端（CPU、GPU、FPGA）和投机解码（并行运行快速且精确的解码器）。
• L5 (框架管理器)： 维护经典 Pauli 框架并在同步屏障处解析该框架。
• L6 (逻辑调度器)： 编译逻辑电路，管理晶格手术（lattice surgery），并向解码引擎发出即将到来的前馈信号。

4. 特定平台的协同设计见解

论文详细说明了不同硬件平台如何施加不同的约束：

• 超导： 受限于短相干时间和微秒级循环；需要基于 FPGA 的解码器（如 UF）来实现亚微秒级延迟。
• 离子阱： 受限于中途测量开销和离子穿梭；需要集成脉冲级控制和擦除处理。
• 中性原子： 受限于原子移动和图像处理；受益于高速率 qLDPC 码和擦除感知解码，但需要复杂的元数据传输（丢失位置、置信度得分）。

结果

• 吞吐量差距： 现有的纯软件解码器在单 CPU 上无法为大规模代码距离（$d \ge 17$）或在超导平台上的滑动窗口操作提供所需的持续吞吐量。
• 硬件加速的必要性： 实验表明，要在大规模下满足实时截止时间，UF 的 FPGA 实现和 BP+OSD 的 GPU 实现是必不可少的。
• 尾部延迟的影响： p99 延迟是操作相关的关键指标。忽视尾部行为会导致不受控的积压增长，从而降低逻辑保真度和运行时间。
• qLDPC 可行性： 虽然 qLDPC 码减少了量子比特开销，但其解码（BP+OSD）计算强度很大。GPU 加速对于使其在实时系统中（特别是中性原子平台）变得可行至关重要。

意义与主张

论文声称，通往可扩展 FTQC 的路径现在是由计算机系统工程而非仅仅是量子物理突破所定义的。作者提出了六个核心主张：

1. 瓶颈已转移： 从算法转向系统（吞吐量、尾部延迟、集成）。
2. 反馈模式不同： 大多数循环使用 Pauli 框架跟踪（流式），但非 Clifford 门需要硬截止时间同步。
3. 积压是复合性的： 解码器滞后会导致同步停顿，增加物理错误累积并影响运行时间。
4. 尾部延迟至关重要： 平均速度具有误导性；p99 决定了系统的稳定性。
5. 代码多样性很重要： 表面码和 qLDPC 码施加了根本不同的系统要求（局部 vs 非局部，解码复杂度）。
6. 架构是差异化因素： 异构计算（FPGA+GPU+CPU）、性能工程以及端到端集成将决定 FTQC 的成功。

论文总结道，弥合实验室演示与生产级 FTQC 之间的差距，需要对完整数据路径进行系统化处理，建立标准化接口，并采用硬件加速的解码策略。论文指出，“中间件差距”（缺乏标准化的基准测试、接口以及成熟的 qLDPC 实时流水线）是实现规模化扩展的主要障碍。