Barbell Codes: qLDPC Codes for Superconducting Quantum Hardware

本文介绍了一类“哑铃型”qLDPC码以及一种相应的固定连通性芯片布局，该布局能够以恒定的硬件复杂度实现可扩展、容错的量子计算，在物理噪声水平为 $10^{-4}$ 时，通过每个逻辑比特使用少于 30 个数据比特，实现了高逻辑保真度和高效的多比特操作。

要点

想象一下，你正试图将一条非常脆弱、易碎的信息通过波涛汹涌的大海发送出去。这条信息就是你的“量子信息”，而大海则是充满噪声、容易出错的量子硬件世界。为了保护信息安全，你不仅仅是写一次，而是将其多次书写，并分散部署在一支由许多船只组成的舰队中。这就是**量子纠错（QEC）**的基本概念：利用许多物理部分来保护单个珍贵的量子信息。

长期以来，科学家们一直使用一种特定的舰队排列模式，称为“表面码（Surface Code）”。你可以把它想象成一个标准的、方格网状的城市。它运行良好，但效率极低。为了保护仅仅一个信息单位（一个“逻辑比特”），你可能需要建造一座拥有数百甚至数千座房屋（物理比特）的城市。这使得构建大规模量子计算机变得极其昂贵且困难，就像试图用数百万块微小且脆弱的砖头来建造一座摩天大楼一样。

新的解决方案：“杠铃型”编码

本文的作者与 IQM 量子计算机公司合作，引入了一种更高效的组织这些保护性舰队的方法。他们称之为**“杠铃型（Barbell）”编码**。

以下是其工作原理，使用了简单的类比：

1. 旧方式的问题

想象一下，试图连接城市中两个相距很远的房屋。在旧有的“表面码”城市中，你只能连接邻居。要向远处的房屋传递消息，你必须让信息经过中间的每一座房屋。这既慢又耗费资源。

在量子计算机的世界里，一些先进的编码（称为 qLDPC 码）承诺会更加高效，就像一套高速公路系统。然而，这些编码需要连接距离较远的房屋。在当前的量子芯片上，“道路”（导线）是固定不变的。构建一个连接远处房屋的高速公路通常需要堆叠多层芯片，或者建造复杂且混乱的桥梁（称为“气桥/air bridges”），这些桥梁经常损坏或产生干扰。

2. “杠铃型”架构

作者专门为这些高效编码设计了一种新的城市布局。他们称之为**“杠铃型”架构**。

• 中央枢纽（六边形）： 想象一个社区，六座房屋围绕着一个中央公园呈六边形排列。在这个设计中，那个中央公园是一个特殊的“枢纽”，它可以同时与六座房屋进行通信。这就是“星形晶格（Star Lattice）”。
• 杠铃（连接）： 现在，想象两个这样的六边形社区。作者添加了一个特殊的、短距离的“桥梁”（近邻耦合器），将第一个社区中的一座房屋直接连接到第二个社区中的一座房屋。
• 形状： 当你观察这两个通过桥梁连接的六边形时，整个形状看起来就像一个杠铃（两个重物通过一根杆连接）。

3. 为什么这意义重大

这种设计的精妙之处在于，它在不使硬件变得复杂的情况下，解决了“长距离连接”的问题。

• 没有混乱的桥梁： 在以往尝试连接量子芯片不同部分的尝试中，工程师不得不通过多层布线，或者使用变得越来越混乱的气桥。而“杠铃型”设计使用的桥梁长度相同且相互平行。这就像拥有一组完全相同的、笔直的隧道，而不是一个由立交桥组成的乱麻。
• 恒定的复杂度： 通常情况下，随着我们增强量子编码的强度（以抵御更多错误），硬件的复杂度会呈指数级增长。有了杠铃型编码，即使代码变得更强，硬件复杂度也保持不变。这就像是在建造一个更大、更安全的堡垒，却不需要建造更高、更复杂的围墙。

4. 结果：一座更便宜的堡垒

作者通过计算机模拟来观察这种新设计的表现如何。

• 效率提升： 他们发现，为了保护相同数量的信息，杠铃型编码所需的物理比特比旧的表面码少多达 8 倍。如果旧的方式需要 1,000 座房屋来保护一份数据，那么杠铃型方式可能只需要 125 座。
• 性能： 尽管使用的资源更少，但杠铃型编码在保护数据方面的表现与庞大的旧式表面码一样出色。
• 现实可行性： 他们展示了即使在当前真实量子硬件所存在的“噪声”（错误）环境下，该设计依然有效。他们模拟了它在“数万亿次”错误检查周期中的生存情况，这是一个巨大的里程碑。

总结

你可以将杠铃型编码看作是构建量子计算机的一种更聪明的新蓝图。与其建造一座由数千个微小房屋组成的庞大、蔓延的城市来守护一个秘密，不如使用这种巧妙的“杠铃”形状来构建一个紧凑、高效的结构。它允许计算机使用更少的部件来检查和修复错误，使得实现强大、容错的量子计算机这一梦想变得更加触手可及，且成本更低。

本文并未声称这可以在明天就投入商业使用，但它证明了构建这些高效编码的硬件在今天已经存在，且其数学逻辑在当前的芯片上运行完美。

技术摘要

技术摘要：用于超导量子硬件的杠铃码（Barbell Codes）

问题陈述

通往容错量子计算的路径目前受到硬件组件质量不足以及在不牺牲保真度的前提下难以扩展比特数量的阻碍。虽然量子低密度奇偶校验（qLDPC）码通过以较低的开销编码逻辑比特并提供高码距，提供了一种极具前景的解决方案，但一个关键的瓶颈仍然存在：如何在固定连通性的量子芯片（特别是超导硬件）上实现这些码，而不大幅增加硬件复杂度。

标准的 qLDPC 实现通常需要物理位置相距较远的比特之间进行非局部相互作用。现有的弥补这些距离的方法，例如气桥（air bridges）或通过多层芯片进行垂直集成，引入了关于串扰、布线复杂度和制造可行性的重大挑战。具体而言，以往在超导芯片上演示的 qLDPC 码（例如双变量自行车码/bivariate bicycle codes）依赖于近局部耦合器，这些耦合器随着系统规模扩大会降低性能，或者需要随码距缩放的复杂多层布线。

方法论

作者引入了一种新的 qLDola 码家族，称为“杠铃码”（barbell codes），以及一种旨在原生支持其执行的相应芯片架构。

1. 杠铃架构 (6QSL+NLC)

作者提出了一种“六比特星形晶格加近局部耦合器”（6QSL+NLC）布局，称为杠铃架构。该设计由两层组成：

• 第 1 层（比特与局部耦合器）： 比特组织成六比特星形晶格（蜂窝结构）。每个六边形单元包含六个比特，通过一个可调耦合器耦合到一个中心元素。这使得单元内的任意一对比特都能进行双比特相互作用。
• 第 2 层（近局部耦合器）： 该层包含近局部耦合器，用于连接在第一层中不共享多比特耦合器的比特对。至关重要的是，由于所使用的平铺码（tile codes）具有平移不变性，所有的近局部耦合器都是平行的且具有相同的固定长度。这使得它们可以在单个硬件层内进行布线而无需气桥，从而显著简化了与以往 qLDPC 提案相比的布线过程。

2. 杠铃码与伴随式提取

杠铃码是平铺码（一类具有平移不变性、二维局部性的 qLDPC 码家族）的一个特定变体。

• 构造： 这些码由 X 型和 Z 型平铺块（tiles）构造而成。稳定子经过专门设计以适配杠铃架构，使得近局部耦合器被专门用于连接 X 型和 Z 型稳定子之间的比特对。
• 伴随式提取： 作者利用了超密集伴随式提取（superdense syndrome extraction）。在此循环中，一对 X 型和 Z 型伴随式比特通过近局部耦合器进行纠缠。这使得两个伴随式比特能够同时收集来自两个稳定子相关联的数据比特的伴随信息。
• 电路深度： 生成的伴随式提取电路深度为 12，利用星形晶格的中心元素和近局部耦合器进行并行操作。

3. 逻辑操作

论文研究了基于 [YZL25] 改编协议的逻辑多 Pauli 测量。这涉及扩展代码补丁（code patch）并使用辅助区域来执行合并（merge）和拆分（split）相位，类似于晶格手术（lattice surgery）。研究表明，这些操作的连通性要求与杠铃码的原生架构是兼容的。

核心贡献

1. 首个无间隙协议： 本文提出了第一个在超导硬件上实现 qLDPC 码的完整协议，该协议不需要随着代码距离的增加而增加硬件复杂度。
2. 硬件复杂度： 作者证明了实现杠铃码所需的硬件复杂度在代码距离增加时保持恒定。近局部耦合器的长度是固定的且与代码距离无关，且布线可以包含在单个层内。
3. 效率： 所提出的架构在相同距离下，其每个逻辑比特的物理比特开销比标准旋转表面码（rotated surface code）低至 8 倍。
4. 可行性验证： 作者对所有硬件组件的可行性进行了详细调查，指出该布局完全依赖于具有实验验证功能的组件（例如：翻转芯片/flip-chip、可调耦合器、近局部耦合器）。

结果

作者在均匀电路级去极化噪声下模拟了一系列杠铃码（特别是权重为 8 的稳定子）。

• 存储性能：

  • 在物理错误率高于 $10^{-4}$ 的情况下，距离为 14 的杠铃码可以保存信息数万亿个 QEC 轮次（进入“teraquop”量级）。
  • 对于高达 $10^{-3}$ 的物理错误率，距离为 $d$ 的杠铃码性能与同等距离的表面码补丁相当，但开销显著降低。
  • 具体对比： 使用 400 个数据比特来编码 16 个逻辑比特，在物理错误率为 $10^{-3}$ 时：
    • 表面码： 16 个距离为 5 的补丁，每轮逻辑错误率为 $9.6 \times 10^{-4}$。
    • 杠铃码： 1 个距离为 11 的补丁，每轮逻辑错误率为 $8.8 \times 10^{-7}$（几乎低了三个数量级）。
  • 与表面码相比，比特开销节省了 7.0 到 8.0 倍。

• 逻辑操作：

  • 针对逻辑多 Pauli 测量（逻辑 $Z$）的模拟显示，每轮逻辑错误率仅略高于存储实验。
  • 这表明在所提出的架构下，杠铃码中的逻辑比特间纠缠门可以实现容错执行。

• 硬件复杂度指标：

  • 计算得出所提布局的硬件复杂度指标 ($C_{hw}$) 约为 1.65，这低于其他具有类似编码率的已知平铺码，并且显著低于具有相似参数的双变量自行车（BB）码（其 $C_{hw} > 3$）。

意义与主张

本文声称解决了在固定连通性超导芯片上实现高效 qLDPC 码的挑战。通过引入杠铃架构和杠铃码，作者证明了：

• 可以实现高代码距离和低开销，而不会产生以往 qLDPC 提案中那种令人望而却步的硬件复杂度（涉及非局部相互作用的布线）。
• 该方法与表面码相比，能实现大幅度的比特开销节省（高达 8 倍），使其成为近期待量和大规模量子处理器的有力候选方案。
• 硬件复杂度不随代码距离缩放，因为近局部耦合器长度固定且相互平行，允许统一的芯片布局。

作者总结道，他们的工作为在超导硬件上使用 qLDPC 码铺平了道路，为减少资源需求的容错量子计算提供了一条切实可行的路径。他们指出，改进解码算法以及在平铺码上原生执行非 Clifford 门（H, S, T）仍是未来工作的开放性问题。