Reducing the Computational Cost Scaling of Tensor Network Algorithms via Field-Programmable Gate Array Parallelism

ملخص تقني: تقليل مقياس التكلفة الحسابية لخوارزميات الشبكة الموترية عبر توازي مصفوفات البوابات المنطقية القابلة للبرمجة (FPGA)

بيان المشكلة
لا يزال تحسين الكفاءة الحسابية لحسابات المجموعات الكبيرة من الأجسام الكمومية يمثل تحديًا حرجًا، لا سي lackًا مع زيادة أبعاد النظام. وبينما تعمل طرق الشبكة الموترية (مثل iTEBD وHOTRG) بفعالية على تخفيف مشكلة الجدار الأسي عبر تشفير التشابك بواسطة بُعد الربط ($D_b$)، فإن تعقيدها الحسابي يتزايد عادةً بشكل متعدد الحدود بقوى عالية لـ $D_b$ (على سبيل المثال، $O(D_b^3)$ لـ iTEBD و $O(D_b^6)$ لـ HOTRG). تواجه الحلول العتادية التقليدية التي تعتمد على وحدات المعالجة المركزية (CPUs) ووحدات معالجة الرسومات (GPUs) قيودًا بسبب اختناقات نقل البيانات في بنية "فون نيومان" وتكاليف جدولة التعليمات. وعلى الرغم من أن الدوائر المتكاملة محددة التطبيقات (ASICs) توفر السرعة، إلا أنها تفتقر إلى المرونة وتتحمل تكاليف تطوير عالية. وبينما توفر مصفوفات البوابات المنطقية القابلة للبرمجة (FPGAs) توازيًا عاليًا ومرونة، إلا أن تطبيقها على خوارزميات الشبكة الموترية واسعة النطاق ظل محدودًا، حيث فشلت تطبيقات FPGA السابقة في تحسين تعقيد المقياس الأساسي أو حتى تفوقت في الأداء على وحدات CPU دون تحسينات هيكلية محددة.

المنهجية
يقترح المؤلفون تصميمًا للشبكة الموترية متوازيًا دقيق الحبيبات يعتمد على FPGAs، باستخدام استراتيجية تقسيم الرباعي المربعات (quad-tile partitioning) لتفكيك عناصر الموتر وتعيينها مباشرة على الدوائر العتادية. تتضمن المنهجية الأساسية ما يلي:

1. تقسيم الرباعي المربعات (Quad-Tile Partitioning): يتم تقسيم مؤشرات الموتر إلى كتل (على سبيل المثال، $i = i' \otimes I$)، حيث يحتوي كل بلوك SRAM على عدد ثابت من عناصر الموتر (تم إثبات وجود أربعة عناصر لكل بلوك). يسمح هذا بمعالجة عناصر الموتر بالتزامن بدلاً من إجراء عمليات معالجة هيكلية عالية المستوى مثل إعادة التشكيل والتبديل الصريح.
2. تقلص الموتر المتوازي (Parallel Tensor Contraction): يتم تفكيك تقلص الموترات إلى خطوتين:
   • الخطوة 1: الضرب والجمع المتوازي داخل كتل ثابتة الحجم (ما يعادل ضرب مصفوفة $2 \times 2$). تُنفذ هذه الخطوة في وقت ثابت بغض النظر عن $D_b$.
   • الخطوة 2: الجمع فوق مؤشر البلوك $K$. تتدرج هذه الخطوة خطيًا مع $D_b$.
   • النتيجة: ينخفض المقياس الإجمالي للتقلص من $O(D_b^3)$ إلى $O(D_b)$.
3. تفكيك القيم المفردة المتوازي (Parallel SVD): يطبق المؤلفون طريقة دوران جاكوبي ثنائية الجانب مكيفة لـ FPGAs. من خلال تقسيم مصفوفة هيرميت ذات الحجم $D_b \times D_b$ إلى كتل $2 \times 2$ وتطبيق الدورات في جدول مصفوفة نظامية (systolic array)، يتم موازاة خطوات الدوران بشكل كبير. يظل زمن تنفيذ هذه الخطوات ثابتًا بالنسبة لـ $D_b$، مما يؤدي إلى مقياس SVD إجمالي قدره $O(D_b)$.
4. التنفيذ العتادي: تمت محاكاة التصميم على Xilinx XC7K325T FPGA (بتردد 100 ميجاهرتز). وقارن المؤلفون هذه النتائج بكل من Intel Xeon Gold 6230 CPU و NVIDIA Quadro K620 GPU، مع تشغيل نفس الخوارزميات لنموذج هيزنبرغ المغناطيسي المضاد أحادي البعد.

المساهمات الرئيسية

• بنية مبتكرة: يقدم البحث استراتيجية تعيين عتادي محددة تترجم التعقيد الخوارزمي إلى استخدام موارد عتادية قابل للتوسع، متجنبة اختناقات حركة البيانات المتأصلة في بنيات CPU/GPU.
• تقليل مقياس الخوارزمية: يوضح العمل تقليلاً نظريًا وعمليًا في مقياس التكلفة الحسابية لبعد الربط:
  • iTEBD: انخفض من $O(D_b^3)$ إلى $O(D_b)$.
  • HOTRG: انخفض من $O(D_b^6)$ إلى $O(D_b^2)$.
• اختبار الأداء: توفر الدراسة أدلة تجريبية على أن تصميم FPGA المقترح يتفوق على كل من تنفيذات CPU و GPU في وقت الحوسبة المطلق، بل ويتفوق على GPU في المعاملات الأمامية (prefactors) لأبعاد ربط محددة.

النتائج

• أداء iTEBD: عند بُعد ربط $D_b = 12$، حقق تنفيذ FPGA المتوازي (pipelined) سرعة حوسبة أسرع بـ 19.2 مرة من GPU. تم ضبط أس المقياس ($x$ في $T \propto D_b^x$) عند 1.11 لتنفيذ FPGA المتوازي، مقارنة بـ 2.94 لـ CPU و 1.14 لـ GPU.
• أداء HOTR G: عند بُعد ربط $D_b = 8$، كان FPGA المتوازي أسرع بـ 24.7 مرة من CPU و 20.4 مرة من GPU. كان أس المقياس لـ FPGA حوالي 2.10، مقارنة بـ 6.04 لـ CPU. وبينما حقق GPU أيضًا مقياس $O(D_b^2)$، أظهرت تنفيذات FPGA معاملات أمامية أصغر بكثير.
• استهلاك الموارد: يتبع نمو استخدام الموارد العتادية (BRAM, DSP, FF, LUT) قانون القوة بالنسبة لـ $D_b$. يزيد التصميم المتوازي (pipelined) من استهلاك الموارد للحفاظ على إنتاجية أعلى ولكنه يحافظ على سلوك المقياس المفضل. يشير المؤلفون إلى أنه بينما يمكن لتقليص الشجرة الثنائية (binary tree reduction) نظريًا تحسين خطوة الجمع إلى $O(\log D_b)$ بشكل أكبر، إلا أن قيود الموارد العتادية الحالية منعت اعتماد ذلك في هذا العمل.

الأهمية والادعاءات
يزعم المؤلفون أن هذا العمل يوفر أساسًا نظريًا لتطبيقات عتادية مستقبلية لحسابات الشبكة الموترية واسعة النطاق. ومن خلال إنشاء ربط مباشر بين الشبكات الموترية والدوائر المتكاملة، يجسر هذا البحث الفجوة بين الفيزياء الحسابية وتصميم الدوائر المتكاملة. يوضح العمل أن FPGAs يمكن أن تقدم نموذجًا جديدًا وقابلًا للتطبيق بشكل عام للتحسين المتوازي، مما يتيح دراسة النماذج الهندسية الغريبة أو المحبطة (frustrated models) والتحولات الطورية غير التقليدية في الفيزياء متعددة الأجسام التي كانت مقيدة سابقًا بالتكاليف الحسابية. ويؤكد البحث أن النهج المقترح يحقق توازيًا فائقًا، مما يؤدي إلى تقليصات في زمن الحوسبة وفق قانون القوة تتجاوز الأجهزة التقليدية، مما يعالج التحدي الحرج المتمثل في توسيع نطاق خوارزميات الشبكة الموترية من منظور عتادي.