🤖 AI

CPUBone: Efficient Vision Backbone Design for Devices with Low Parallelization Capabilities

تقدم هذه الورقة البحثية CPUBone، وهي عائلة جديدة من نماذج الهياكل الأساسية للرؤية الحاسوبية المصممة خصيصاً للاستنتاج القائم على المعالجات المركزية (CPU) عبر توظيف التلافيف المجمعة وأحجام النواة المختزلة لموازنة التكلفة الحسابية مع كفاءة الأجهزة، مما يحقق أفضل مستويات التوازن بين السرعة والدقة على الأجهزة ذات قدرات التوازي المنخفضة.

المؤلفون الأصليون: Moritz Nottebaum, Matteo Dunnhofer, Christian Micheloni

نُشر 2026-03-30

📖 4 دقيقة قراءة☕ قراءة في استراحة قهوة

CC BY 4.0

المؤلفون الأصليون: Moritz Nottebaum, Matteo Dunnhofer, Christian Micheloni

البحث الأصلي مرخَّص بموجب CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ هذا شرح مولَّده بالذكاء الاصطناعي للبحث أدناه. لم يكتبه المؤلفون ولم يصادقوا عليه. وللتحقق من الدقة التقنية، يرجى الرجوع إلى البحث الأصلي. اقرأ إخلاء المسؤولية الكامل

تخيل أنك تحاول تنظيم مكتبة ضخمة. لديك نوعان مختلفان تماماً من العمال المتاحين لمساعدتك:

الفريق الخارق (وحدات معالجة الرسوميات - GPUs): تخيل ملعباً مليئاً بـ 10,000 عامل، يعملون جميعاً في تناغم تام. يمكنهم نقل آلاف الكتب في وقت واحد. إنهم سريعون للغاية في المهام الكبيرة والمتوازية.
أمين المكتبة المنفرد (وحدة المعالجة المركزية - CPU): تخيل أمين مكتبة واحداً، ذكياً جداً، يعمل بمفرده. هو بارع في التفكير، واتخاذ القرارات، والتعامل مع المنطق المعقد، لكنه لا يستطيع سوى نقل كتاب أو اثنين في المرة الواحدة. ليس لديه ملعب من المساعدين.

لسنوات، كان علماء الكمبيوتر يصممون "أنظمة تنظيم مكتبات" (نماذج ذكاء اصطناعي) مخصصة لـ "الفريق الخارق". لقد بنوا أنظمة تتطلب نقل أكوام ضخمة من الكتب في آن واحد لتكون فعالة.

المشكلة:
عندما تحاول تشغيل هذه الأنظمة الخاصة بـ "الفريق الخارق" على جهاز "أمين المكتبة المنفرد" (مثل حاسوب محمول قياسي أو معالج هاتف)، فإنها تتعثر. يحاول أمين المكتبة القيام بالكثير من الأشياء في وقت واحد، فيصبح مثقلاً، وينتهي به الأمر بالعمل ببطء أكثر مما لو كان يقوم بالمهمة كتاباً تلو الآخر. يكون النظام "ثقيلاً" بكثرة التعليمات (التي تسمى عمليات الضرب والجمع - MACs)، ولا يستطيع عقل أمين المكتبة مواكبة المتطلبات المتوازية.

الحل: CPUBone
سأل المؤلفون، موريتز، ماتيو، وكريستيان: "ماذا لو صممنا نظام مكتبة مخصصاً لأمين المكتبة المنفرد؟"

لقد ابتكروا عائلة جديدة من نماذج الذكاء الاصطناعي تسمى CPUBone. وإليكم كيف فعلوا ذلك، باستخدام تشبيهات بسيطة:

1. خدعة "التجميع" (خط التجميع مقابل الفريق)

تحاول نماذج الذكاء الاصطناعي القياسية غالباً معالجة كل المعلومات في صورة ما دفعة واحدة.

الطريقة القديمة: تخيل أمين المكتبة وهو يحاول فرز 100 نوع مختلف من الكتب حسب اللون، والحجم، والمؤلف، كلها في كومة واحدة ضخمة وفوضوية. إنه أمر مربك وبطيء.
طريقة CPUBone: قرروا تجميع الكتب. بدلاً من كومة واحدة ضخمة، قاموا بتقسيم العمل إلى كومتين أصغر وأسهل في الإدارة. يقوم أمين المكتبة بفرز كومة "الكتب الحمراء"، ثم كومة "الكتب الزرقاء".
النتيجة: من خلال تقسيم العمل إلى مجموعتين (بدلاً من مجموعة واحدة ضخمة)، ينخفض إجمالي حجم العمل بشكل كبير، لكن أمين المكتبة لا يشعر بالارتباك من محاولة التوفيق بين كل شيء في وقت واحد. الأمر يشبه عامل منفرد ينتقل من "التلاعب بـ 10 كرات" إلى "التلاعب بكرتين، ثم الكرتين التاليتين".

2. خدعة "الخطوات الأصغر" (حجم النواة - Kernel Size)

في الذكاء الاصطناعي، "النواة" هي مثل حجم النافذة التي ينظر من خلالها أمين المكتبة لقراءة كتاب.

الطريقة القديمة: يستخدم أمين المكتبة نافذة ضخمة بحجم 3×3. يجب عليه النظر إلى مساحة واسعة لفهم صفحة واحدة. هذا يتطلب الكثير من الطاقة الذهنية (قوة الحوسبة).
طريقة CPUBone: قاموا بتصغير النافذة إلى 2×2.
النتيجة: يأخذ أمين المكتبة نظرات أصغر وأسرع. ولأن النافذة أصغر، فإنه يحتاج إلى إجراء حسابات أقل لفهم الصفحة. على "الفريق الخارق" القوي، تكون النافذة الكبيرة جيدة لأن لديهم العضلات للتعامل معها. ولكن بالنسبة لـ "أمين المكتبة المنفرد"، فإن النافذة الأصغر تعني أنه يمكنه إنهاء المهمة بشكل أسرع بكثير دون فقدان الدقة.

3. الاختصار "المدمج" (Fused)

قاموا أيضاً بدمج الخطوات. تخيل أن أمين المكتبة عادة ما يتعين عليه:

التقاط كتاب.
المشي إلى الرف.
وضع الكتاب.
العودة أدراجه.
التقاط الكتاب التالي.

تقوم CPUBone بدمج الخطوتين 2 و3 في حركة واحدة سلسة. هذا النهج "المدمج" يوفر على أمين المكتبة الرحلات غير الضرورية ذهاباً وإياباً، مما يحافظ على سلاسة سير العمل وكفاءته.

الفوز الكبير

اختبر الورقة البحثي هذه النماذج الجديدة على أجهزة حقيقية:

Raspberry Pi (حاسوب صغير ورخيص).
Pixel Phone (هاتف ذكي قياسي).
Intel Laptops (حواسيب مكتبية قياسية).

النتيجة: كانت CPUBone أسرع بشكل ملحوظ من نماذج الذكاء الاصطناعي الشهيرة الأخرى على هذه الأجهزة، حيث كانت تعمل غالباً بسرعة تزيد بمقدار 2 إلى 4 أضعاف، مع الحفاظ على نفس مستوى الذكاء (الدقة).

لماذا يهم هذا؟

يركز معظم أبحاث الذكاء الاصطناعي على جعل النماذج أسرع للخوادم القوية أو بطاقات الرسوميات عالية الأداء. لكن معظم العالم يعمل باستخدام وحدات معالجة مركزية (CPUs) قياسية (الحواسيب المحمولة، الهواتف، أجهزة إنترنت الأشياء).

CPUBone تشبه البدلة المصممة خصيصاً لأمين المكتبة المنفرد. فهي تتوقف عن محاولة إجبار أمين المكتبة على التصرف كفريق من آلاف العمال. بدلاً من ذلك، تمنحه سير عمل يتناسب مع نقاط قوته الطبيعية: القيام بالأشياء بشكل متسلسل، بكفاءة، ودون الشعور بالإرهاق.

باخت-القول:

الذكاء الاصطناعي القديم: "لنقم بـ 1,000 شيء في وقت واحد!" (رائع للفرق الخارقة، سيء جداً لأمناء المكتبة المنفردين).
CPUBone: "لنقم بشيئين في كل مرة، ولكن لنفعلهما بكفاءة عالية حقاً." (مثالي لأمناء المكتبة المنفردين).

هذا يعني أنه يمكنك الآن تشغيل ذكاء اصطناعي أكثر ذكاءً وسرعة على أجهزتك اليومية دون الحاجة إلى أجهزة باهظة الثمن وتستهلك الكثير من الطاقة.

إليك ملخص تقني مفصل لورقة البحث "CPUBone: تصميم هيكل رؤية حاسوبية فعال للأجهزة ذات قدرات التوازي المنخفضة".

1. بيان المشكلة

ركزت التطورات الأخيرة في معماريات هياكل الرؤية (Vision Backbones) بشكل أساسي على التحسين للأجهزة ذات قدرات المعالجة المتوازية العالية، مثل وحدات معالجة الرسومات (GPUs)، والهواتف المحمولة المزودة بوحدات معالجة عصبية (NPUs)، والمسرعات الذكية (مثل NVIDIA Jetson). تعتمد هذه التصميمات غالبًا على التوازي الهائل لتحقيق الكفاءة.

ومع ذلك، لا تزال وحدات المعالجة المركزية (CPUs) تُستخدم على نطاق واسع في السيناريوهات المحدودة الموارد والعملية، لكنها تعمل تحت قيود معمارية مختلفة جذريًا:

التوازي المحدود: لا تستطيع وحدات المعالجة المركزية موازاة العمليات بنفس القدر الذي تقوم به وحدات معالجة الرسومات.
عنق زجاجة عمليات الضرب والجمع (MAC Bottleneck): النماذج المحسنة للتوازي العالي غالبًا ما تفشل على وحدات المعالجة المركزية لأن العدد الهائل من عمليات الضرب والجمع (Multiply-Accumulate) يصبح عائقًا للأداء في ظل وجود توازي محدود.
عدم كفاءة الحلول الحالية: تقنيات الكفاءة القياسية، مثل التلافيف عميقة المسار (Depthwise Convolutions - DWConv)، تقلل من عدد عمليات الـ MAC ولكنها تعاني من كفاءة أجهزة منخفضة (عدد عمليات MAC في الثانية أو MACpS منخفض) على وحدات المعالجة المركزية بسبب تكاليف الوصول إلى الذاكرة ونقص التوازي.

المشكلة الجوهرية هي نقص هياكل الرؤية المصممة خصيصًا لموازنة انخفاض عدد عمليات الـ MAC مع الكفاءة العالية في تنفيذ الأجهزة (MACpS) على الأجهزة التي تعتمد على وحدة المعالجة المركزية فقط.

2. المنهجية

يقترح المؤلفون CPUBone، وهو عائلة جديدة من هياكل الرؤية المصممة لتعظيم الـ MACpS مع تقليل إجمالي عمليات الـ MAC. تتضمن المنهجية تعديلين رئيسيين على كتل التلافيف القياسية (تحديدًا Mobile Inverted Bottleneck أو MBConv):

أ. التلافيف المجمعة (المجموعات = 2)

بدلاً من التلافيف القياسية (المجموعات = 1) أو التلافيف عميقة المسار (المجموعات = عدد القنوات الداخلة $C_{in}$ )، قدم المؤلفون Grouped MBConv (GrMBConv) و Grouped Fused MBConv (GrFuMBConv) مع groups = 2.

تقليل الـ MAC: نظريًا، تؤدي زيادة المجموعات إلى 2 إلى خفض عدد عمليات الـ MAC إلى النصف ( $M \propto 1/groups$ ).
كفاءة الأجهزة: على عكس التلافيف عميقة المسار، التي تضعف الـ MACpS بشكل كبير، يحافظ نظام groups=2 على MACpS مرتفع على وحدات المعالجة المركزية. وجد المؤلفون أنه بينما يقلل groups=2 من الـ MACpS قليلاً مقارنة بالتلافيف غير المجمعة في بعض معالجات ARM، فإن الخفض الهائل في إجمالي عمليات الـ MAC يؤدي إلى مكسب صافٍ في زمن الاستجابة (Latency).

ب. تقليل حجم النواة (3×3 $\leftarrow$ 2×2)

قام المؤلفون بتقليل حجم نواة التلفيف من $3 \times 3$ القياسية إلى $2 \times 2$ .

تقليل الـ MAC: يقلل هذا من مساحة النواة بنسبة تقارب 56% ( $1 - 4/9$ )، مما يخفض التكلفة الحسابية بشكل كبير.
كفاءة الأجهزة: من المهم ملاحظة أنه على وحدات المعالجة المركزية، يحافظ هذا التقليل أو حتى يحسن الـ MACpS للكتل المدمجة (Fused blocks - FuMBConv). في المقابل، على وحدات معالجة الرسومات (GPUs)، غالبًا ما يؤدي تقليل حجم النواة إلى تدهور الأداء بسبب أنماط الوصول إلى الذاكرة، لكن الورقة تركز على تحسين وحدة المعالجة المركزية حيث يكون هذا المقايضة (Trade-off) مفيدة.

ج. تصميم المعمارية (CPUBone)

المعمارية الكلية (Macro Architecture): مستوحى من LowFormer، يستخدم CPUBone كتل MBConv كمكون رئيسي ويدمج انتباه LowFormer في المرحلتين الأخيرتين.
استراتيجية هجينة:
- المدمج مقابل غير المدمج (Fused vs. Unfused): يطبق المؤلفون النسخ المدمجة (GrFuMBConv) للطبقات ذات أبعاد القنوات $< 256$ (حيث تظهر الكتل المدمجة MACpS أعلى) والنسخ غير المدمجة (GrMBConv) للطبقات ذات القنوات $\ge 256$ .
- تحديد حجم النواة: يتم تطبيق تقليل النواة إلى $2 \times 2$ بشكل أساسي في المرحلتين الأخيرتين حيث تتركز العمليات الحسابية، مع الحفاظ على نويات $3 \times 3$ في الطبقات المبكرة للحفاظ على مجال رؤية أكبر ودقة أعلى.
- رفع العينات (Upsampling): تم استبدال التلافيف الملتفة (Transpose convolutions) في آلية الانتباه برفع العينات عن طريق أقرب جار (Nearest-neighbor upsampling) لتجنب طفرات زمن الاستجداء (Latency spikes) على وحدات المعالجة المركزية.

3. المساهمات الرئيسية

متغيرات MBConv مبتكرة: تقديم GrMBConv و GrFuMBConv، اللذين يحققان فائدة مزدوجة: تقليل عمليات الـ MAC بشكل كبير (بنسبة 23-45% أقل) مع الحفاظ على كفاءة عالية للأجهزة (MACpS) على وحدات المعالجة المركزية.
تحليل كفاءة الأجهزة: دراسة تجريبية شاملة تثبت أن:
- التجميع (groups=2) وتقليل النواة (2x2) يحافظان على الـ MACpS أو يحسنانه على وحدات المعالجة المركزية، على عكس وحدات معالجة الرسومات حيث تؤدي هذه التغييرات غالبًا إلى تدهور الأداء.
- التلافيف عميقة المسار (Depthwise convolutions) تمتلك بطبيعتها MACpS منخفض على كل من وحدات المعالجة المركزية ووحدات معالجة الرسومات، مما يجعلها أقل مثالية للتحسين لوحدة المعالجة المركزية مقارنة بالتلافيف المجمعة.
معمارية CPUBone: عائلة جديدة من النماذج (B0–B3) تحقق أفضل النتائج (SOTA) في مقايضة السرعة والدقة (SAT) عبر أجهزة متنوعة (Raspberry Pi 5، Google Pixel 4/7، Intel Xeon).
قابلية النقل للمهام اللاحقة: إثبات أن كفاءة CPUBone تنتقل بفعالية إلى مهام كشف الأشياء (Object Detection) والتقسيم الدلالي (Semantic Segmentation).

4. النتائج

تقيم الورقة CPUBone مقابل هياكل حديثة (مثل MobileNetV4، RepViT، FasterNet، LowFormer) على مجموعة بيانات ImageNet-1K والمهام اللاحقة.

تصنيف ImageNet:
- يحقق CPUBone-B0 دقة Top-1 بنسبة 77.6% مع زمن استجابة 24.2ms على Raspberry Pi 5. وهذا أسرع بكثير من المنافسين مثل EffFormerV2-S0 (36.3ms) و FasterNet-T1 (32.8ms) بدقة مماثلة أو أفضل.
- يحقق CPUBone-B3 دقة 83.1% مع زمن استجابة 199.8ms على Pi 5، متفوقًا على RepViT-M2.3 (227.0ms) الذي لديه دقة أقل قليلاً (82.5%).
- يظهر CPUBone باستمرار زمن استجابة أقل عبر معالجات ARM و Pixel و Intel مقارنة بالنماذج ذات الدقة المماثلة.
المهام اللاحقة:
- التقسيم الدلالي (ADE20K): تحقق نماذج CPUBone قيم mIoU أعلى مع زمن استجابة أقل بكثير (يصل إلى 3 أضعاف السرعة) مقارنة بالنماذج المماثلة. على سبيل المثال، يحقق CPUBone-B2 نسبة 42.1% mIoU عند 338.2ms، بينما يحقق LowFormer-B2 نسبة 42.8% mIoU عند 808.1ms.
- كشف الأشياء (COCO): تتفوق نماذج CPUBone على غيرها في متوسط الدقة (AP) بينما هي أسرع بما يصل إلى 4 أضعاف من النماذج المماثلة.
دراسات الاستئصال (Ablation Studies):
- استخدام groups=4 أو 8 يقلل عمليات الـ MAC أكثر ولكنه يقلل الدقة والـ MACpS بشكل كبير.
- استخدام كتل MBConv القياسية (غير المجمعة) يؤدي إلى دقة أقل وزمن استجابة أعلى، مما يثبت ضرورة التصميم المجمع.
- استبدال رفع العينات بـ "أقرب جار" بالتلافيف الملتفة (Transpose convolutions) يزيد من زمن الاستجابة بنسبة ~25% على معالجات ARM.

5. الأهمية

يعالج هذا العمل فجوة حرجة في نشر الرؤية الحاسوبية: الاستنتاج المعتمد على وحدة المعالجة المركزية فقط (CPU-only inference). بينما يركز الصناعة بشدة على وحدات معالجة الرسومات (GPUs) والوحدات العصبية (NPUs)، تعتمد العديد من التطبيقات الواقعية (الأجهزة الطرفية، الأنظمة القديمة، عمليات النشر منخفضة التكلفة) على وحدات المعالجة المركزية القياسية.

تحول في النموذج الفكري: يتحدى هذا العمل الافتراض بأن "انخفاض عدد عمليات الـ MAC" (عبر التلافيف عميقة المسار) هو المسار الوحيد للكفاءة. بدلاً من ذلك، يثبت أن الـ MACpS العالي (التنفيذ عالي الكفاءة للأجهزة) هو العامل المهيمن على أداء وحدة المعالجة المركزية.
الأثر العملي: يتيح CPUBone مهام الرؤية عالية الأداء على أجهزة منخفضة التكلفة ومنخفضة الطاقة دون الحاجة إلى مسرعات متخصصة، مما يجعل الذكاء الاصطنا Cut advanced أكثر سهولة في الوصول إليه للحوسبة الطرفية.
فلسفة التصميم: يضع فلسفة تصميم جديدة للهياكل المحسنة لوحدة المعالجة المركزية: التلافيف المجمعة (groups=2) + تقليل أحجام النواة، المصممة خصيصًا لقيود الذاكرة والتوازي الخاصة بمعماريات وحدات المعالجة المركزية.