A Scalable FPGA Architecture for Real-Time Decoding of Quantum LDPC Codes Using GARI

ملخص تقني لورقة بحثية بعنوان: "بنية FPGA قابلة للتوسع لفك التشفير في الوقت الفعلي لأكواد QLDPC الكمية باستخدام GARI"

1. بيان المشكلة

يتطلب تحقيق الحوسبة الكمية ذات القدرة على تحمل الأخطاء على نطاق واسع وجود أجهزة فك تشفير تعمل في الوقت الفعلي لتصحيح الأخطاء الكمية (QEC). وتشمل التحديات الحالية ما يلي:

• الأخطاء المترابطة: غالبًا ما تعامل أجهزة فك التشفير القياسية أخطاء X و Z بشكل مستقل، مما يؤدي إلى أداء دون المستوى الأمثل عند وجود أخطاء Y (التي تخلق ارتباطات بين X و Z).
• اختناقات القابلية للتوسع: تعاني البنى الهاردويرية الحالية لأكواد التحقق من التكافؤ منخفضة الكثافة الكمية (QLDPC)، مثل أكواد الدراجة ثنائية المتغير (bivariate bicycle codes)، من صعوبة في التوسع. إذ تستهلك النهج المتوازية بالكامل على شرائح FPGA الموارد (مثل ذاكرات Block RAM والمسارات) عند مسافات كود منخفضة نسبيًا (مثل $d=12$)، مما يمنع نشر عدة نوى لفك التشفير على جهاز واحد.
• الطاقة وزمن الاستجابة (Latency): تؤدي حلول تعدد شرائح FPGA للتغلب على حدود الموارد إلى استهلاك عالٍ للطاقة وتعقيد في الاتصالات، وهو أمر غير مستدام للبنية التحتية للتحكم الكلاسيكي في المعالجات الكمية الكبيرة.
• عدم اليقين في الدقة: هناك نقص في التحليل المنهجي حول تأثير تقليل الدقة العددية على نماذج كاشف الخطأ ذات الأخطاء المترابطة.

2. المنهجية

يقترح المؤلفون بنية هاردويرية مبتكرة تعتمد على طريقة تعزيز الرسم البياني وإعادة صياغته للاستدلال (GARI). تتضمن المنهجية ثلاثة مكونات رئيسية:

أ. تحويل GARI

يستخدم مفكك التشفير تقنية GARI لتعديل نموذج خطأ الكاشف المترابط. ومن خلال إزالة الدورات الرباعية (4-cycles) التي تتضمن أخطاء من النوع Y وإعادة هيكلة رسم التشفير عبر المصفوفتين $U$ و $V$، تقوم الطريقة بفصل المكونات المترابطة مع تمكين فك التشفير المشترك من خلال تبادل معلومات الموثوقية. يحول هذا المشكلة إلى بنية حيث:

• تمثل المصفوفات $D_X$ و $D_Z$ نطاقات الخطأ الأساسية.
• تتعامل المصفوفات $U$ و $V$ مع الارتباطات.

ب. تصميم البنية الهجينة

بدلاً من النهج المتوازي بالكامل، تعتمد البنية على التوازي المتحكم به وإعادة استخدام الموارد عن طريق تقسيم عملية فك التشفير إلى وحدتين متخصصتين:

1. وحدة $D_X, D_Z$ (المجدول التسلسلي):
   • تعالج مصفوفات الخطأ الرئيسية ($D_X$ و $D_Z$) باستخدام جدولة انتشار الاعتقاد (BP) التسلسلية.
   • تستخدم استراتيجية "التخزين المؤقت المزدوج" (ping-pong buffer) للتبديل بين معالجة $D_X$ و $D_Z$ على نفس العتاد، مما يقلل من استهلاك الموارد.
   • توظف التخزين القائم على الذاكرة للعقد المتغيرة لتجنب التكاليف الباهظة للربط البيني القائم على السجلات.
2. وحدة $U, V$ (المجدول المتوازي):
   • تستغل حقيقة أن عمليات التحقق داخل $U$ و $V$ مستقلة.
   • تستخدم بنية متوازية بالكامل لمعالجة هذه المصفوفات في وقت واحد.
   • تتضمن رابطًا بينيًا متقاطعًا (Crossbar Interconnect) مخصصًا لتوجيه الرسائل بين بلاطات (tiles) $U$ و $V$. يستخدم هذا الـ Crossbar آلية توجيه تعتمد على الوسم (tag-based) وبدون متحكم (controller-less)، تشبه فرز الرتبة (radix sorting)، لتوزيع الرسائل بكفاءة دون منطق تحكم معقد.

ج. تدفق البيانات والمزامنة

• يتناوب النظام بين الوحدات التسلسلية والمتوازية. يتدفق البيانات من $D_X \to U$، ثم $V \to U, D_Z$، وهكذا.
• تقوم وحدة التحقق من التقارب (Convergence Checking Unit) بتجميع نتائج التكافؤ بالتوازي لتحديد ما إذا كان فك التشفير قد انتهى.
• صُممت البنية لموازنة زمن المعالجة بين الوحدتين التسلسلية والمتوازية لتجنب دورات الخمول.

3. المساهمات الرئيسية

• أول تنفيذ متعدد النوى للأخطاء المترابطة: تسجل الورقة أول تنفيذ لنوى فك تشفير متعددة تستهدف الأخطاء المترابطة على جهاز FPGA واحد.
• كفاءة الموارد: من خلال الجمع بين الجدولة التسلسلية والمتوازية وإعادة استخدام الموارد، تحقق البنية انخفاضًا بمقدار 6 أضعاف في موارد العتاد مقارنة بالمقترحات السابقة القائمة على GARI.
• فك التشفير الجماعي القابل للتوسع (Scalable Ensemble Decoding): يسمح التصميم بتنفيذ مجموعة (ensemble) من ثلاث نوى لفك التشفير على شريحة VCU1P واحدة، بينما كانت النهج السابقة لا تستطيع سوى استيعاب مفكك تشفير واحد غير مترابط.
• التوسع الموفر للطاقة: يقلل التصميم من عدد أجهزة FPGA المطلوبة للمجموعة الكاملة (من 48 جهازًا إلى 8 أجهزة لهدف محدد)، مما يقلل بشكل كبير من استهلاك الطاقة وتعقيد الاتصال بين اللوحات.

4. النتائج

تم تنفيذ البنية على AMD VCU19P FPGA مستهدفةً كود [[144, 12, 12]] bivariate bicycle code.

• استخدام الموارد (النواة الواحدة):
  • تشغل حوالي 7.5% من الـ LUTs، و3.5% من السجلات، و26% من الـ BRAMs.
  • تسمح بوجود ثلاث نسخ (مجموعة) على شريحة واحدة، مستغلةً حوالي 90% من الـ BRAMs المتاحة.
• أداء زمن الاستجابة (Latency):
  • تردد الساعة: حوالي 274 ميجاهرتز (فترة زمنية قدرها 3.647 نانو ثانية).
  • زمن استجابة مفكك التشفير الواحد: متوسط 14.4 ميكروثانية لكل جولة فك تشفير (بافتراض 2.28 تكرار).
  • زمن استجابة المجموعة (Ensemble): مع مجموعة مكونة من 24 مفكك تشفير موزعة على 8 شرائح FPGA، يبلغ متوسط زمن الاستجابة للجولة 7.16 ميكروثانية.
  • زمن الاستجابة لكل جولة: يحقق النظام 596 نانو ثانية لكل جولة فك تشفير، مما يلبي القيود الصارمة للوقت الفعلي.
• الكمية (Quantization): يستخدم التصميم مدخلات LLR بقدر 6 بت، ورسائل عقد التحقق بقدر 8 بت، ورسائل العقد المتغيرة بقدر 10 بت، محققًا دقة قريبة من التنفيذات ذات الفاصلة العائمة.
• المقارنة: يستوعب الحل المقترح ثلاثة مفككات تشفير للأخطاء المترابطة في شريحة واحدة، بينما كان العمل السابق [11] يستوعب مفكك تشفير واحد غير مترابط فقط.

5. الأهمية

يعالج هذا العمل عقبة حرجة في الطريق نحو الحوسبة الكمية القادرة على تحمل الأخطاء: البنية التحتية الكلاسيكية لفك التشفير.

• جدوى أكواد QLDPC: يثبت هذا العمل أنه يمكن فك تشفير أكواد QLDPC المعقدة ذات الأخطاء المترابطة في الوقت الفعلي على عتاد كلاسيكي دون تكاليف موارد باهظة.
• كفاءة الطاقة: من خلال تمكين عدة نوى لكل شريحة، يقلل النهج بشكل كبير من ميزانية الطاقة المطلوبة لطبقة التحكم الكلاسيكية، وهو مصدر قلق رئيسي لتوسيع الأنظمة الكمية.
• المسار المستقبلي: توفر البنية مخططًا قابلًا للتوسع لدمج فك التشفير القائم على المجموعات (ensemble-based decoding)، وهو أمر ضروري لتحسين معدلات الخطأ المنطقي في المعالجات الكمية المستقبلية. يخطط المؤلفون لتوسيع ذلك ليشمل التكامل الكامل للمجموعات على شريحة واحدة واستكشاف تنفيذه على رقائق ASIC.