Reducing the Computational Cost Scaling of Tensor Network Algorithms via Field-Programmable Gate Array Parallelism
Dieses Paper schlägt ein feingranulares paralleles Tensornetzwerk-Design unter Verwendung von Field-Programmable Gate Arrays (FPGAs) mit einer Quad-Tile-Partitionierungsstrategie vor, um die Skalierung der Rechenkosten der iTEBD- und HOTRG-Algorithmen durch Nutzung skalierbarer Hardware-Ressourcenausnutzung signifikant von und auf jeweils und zu reduzieren.