Hardware-Aware Design of a GNN-Based Hit Filtering Algorithm for the Belle II Level-1 Trigger

Diese Arbeit stellt einen hardwarebewussten Kompressionsworkflow für einen GNN-basierten Hit-Filter-Algorithmus vor, der durch Modell- und Graph-Verkleinerung sowie 4-Bit-Fixed-Point-Arithmetik die Rechenkosten für das Belle-II-Level-1-Trigger-System um mehr als zwei Größenordnungen senkt, ohne dabei die Treffer-Effizienz und Untergrundunterdrückung signifikant zu beeinträchtigen.

Das Wesentliche

Das große Problem: Ein überfülltes Stadion

Stellen Sie sich das Belle II-Experiment als riesiges, hochmodernes Fußballstadion vor, in dem ständig Partikelkollisionen stattfinden. Das ist wie ein Spiel, bei dem tausende Zuschauer (Teilchen) gleichzeitig auf das Spielfeld rennen.

Das Problem: Es ist nicht nur ein Spiel, sondern ein Chaos. Durch den hohen Andrang (hohe Leuchtdichte) gibt es so viel "Rauschen" und unnötiges Getümmel (Hintergrundstrahlung), dass die Kameras (die Detektoren) überfordert wären, wenn sie alles aufzeichnen würden. Die Datenmenge wäre so riesig, dass die Übertragungskapazität (die DAQ) zusammenbrechen würde.

Die Lösung: Der super-schnelle Torwart (Level-1 Trigger)

Um das zu verhindern, braucht das Stadion einen Torwart, der in Bruchteilen einer Sekunde entscheidet: "Ist das ein echter Torwurf (wichtiges Physik-Signal) oder nur ein Ball, der gegen die Tribüne prallt (Hintergrundrauschen)?"

Dieser Torwart muss extrem schnell sein: Er hat nur 5 Mikrosekunden Zeit (das ist schneller als ein Blinzeln). Wenn er nicht sofort filtert, geht der ganze Spielverlauf verloren. Bisher hat dieser Torwart einfache Regeln benutzt. Aber das reicht heute nicht mehr.

Der neue Ansatz: Ein KI-Experte auf einem Chip

Die Forscher haben einen neuen, intelligenteren Torwart entwickelt: eine Künstliche Intelligenz (GNN), die wie ein Detektiv arbeitet. Statt nur einfache Linien zu ziehen, versteht sie Zusammenhänge: "Wenn dieser Punkt hier leuchtet und jener dort, dann ist das wahrscheinlich ein echter Teilchenpfad."

Aber hier liegt das Problem: Diese KI ist wie ein riesiger, schwerer Supercomputer. Sie passt nicht in den kleinen Rucksack (den FPGA-Chip), den der Torwart tragen muss. Der Chip ist klein, billig und muss extrem schnell arbeiten.

Die Reise: Vom Supercomputer zum Taschenrechner

Die Autoren dieses Papers haben einen cleveren Weg gefunden, um diesen riesigen KI-Computer so zu verkleinern, dass er in den kleinen Rucksack passt, ohne seine Intelligenz zu verlieren. Sie haben das wie einen Koffer-Verpackungs-Hack gemacht:

1. Das Haus verkleinern (Modell-Reduktion):
   Stellen Sie sich das KI-Modell als ein riesiges Bürogebäude mit vielen Etagen und Räumen vor. Die Forscher haben das Gebäude abgerissen und ein kleines, effizientes Häuschen gebaut. Sie haben weniger Räume (Schichten) und weniger Mitarbeiter (Neuronen) pro Raum. Das Gebäude ist jetzt viel kleiner, aber es funktioniert immer noch.

2. Die Sprache vereinfachen (Quantisierung):
   Normalerweise rechnet die KI mit extrem präzisen Zahlen (wie ein Mathematiker mit einem Taschenrechner, der 15 Nachkommastellen berechnet). Das braucht aber viel Platz und Energie.
   Die Forscher haben die KI gezwungen, nur noch mit ganz groben Zahlen zu rechnen (wie jemand, der nur auf ganze Zahlen rundet). Sie haben die "Genauigkeit" von 32 Bit auf nur noch 4 Bit gesenkt.
   Vergleich: Statt jeden Cent genau zu zählen, zählt die KI nur in ganzen Euro. Das spart enorm viel Rechenzeit und Platz, und für die grobe Entscheidung "Ist das ein Tor?" reicht das völlig aus.

3. Unnötiges wegwerfen (Pruning):
   Die KI hatte viele Verbindungen, die eigentlich nie benutzt wurden. Die Forscher haben diese "trockenen Äste" einfach abgeschnitten. Das Modell ist jetzt dürrer und leichter, aber immer noch stark.

Das Ergebnis: Ein Wunderwerk der Effizienz

Am Ende haben sie eine KI, die 100-mal weniger Rechenarbeit (gemessen in "Bit-Operationen") benötigt als das Original.

• Das Original: Brauchte so viel Kraft wie ein schwerer Lastwagen.
• Die neue Version: Passt in ein Fahrrad und ist trotzdem schnell genug.

Hat sie dabei ihre Intelligenz verloren?
Kaum.

• Das alte Modell war zu 97,4 % richtig.
• Das neue, winzige Modell ist zu 96,8 % richtig.

Das ist ein winziger Unterschied, aber für den Torwart im Stadion ist das perfekt. Er kann jetzt in unter einer Mikrosekunde entscheiden, welche Daten gespeichert werden und welche verworfen werden.

Fazit

Die Forscher haben bewiesen, dass man hochkomplexe KI-Modelle so stark komprimieren kann, dass sie auf kleinen, schnellen Chips in Teilchenbeschleunigern laufen. Sie haben den "Supercomputer" in einen "Taschenrechner" verwandelt, der trotzdem fast genauso klug ist wie das Original. Das ist ein großer Schritt, um in Zukunft noch tiefere Geheimnisse des Universums zu entschlüsseln, ohne dass die Datenflut das System ertränkt.

Technische Zusammenfassung

Technische Zusammenfassung: Hardware-orientiertes Design eines GNN-basierten Hit-Filterungsalgorithmus für den Belle II Level-1-Trigger

1. Problemstellung

Das Belle II-Experiment am SuperKEKB-Teilchenbeschleuniger operiert bei extrem hoher Luminosität, was zu einem starken Anstieg des strahlungsinduzierten Hintergrunds führt. Um die Datenmenge für die Datenerfassung (DAQ) handhabbar zu halten, muss das Hardware-Level-1-Trigger-System (L1) Ereignisse in Echtzeit filtern.

• Herausforderungen: Das System unterliegt strengen Latenzbeschränkungen (maximal 5 µs) und Bandbreitenlimits.
• Spezifisches Ziel: Der Central Drift Chamber (CDC)-Trigger muss pro Sektor bis zu 978 Sense-Wires verarbeiten. Vor der Spur-Rekonstruktion ist eine schnelle und effektive Filterung von "Hits" (Detektoranschlüssen) erforderlich, um Hintergrundereignisse zu unterdrücken und die Reinheit der Signale zu gewährleisten.
• Einschränkungen: Herkömmliche Graph Neural Networks (GNNs) sind für diese Aufgabe vielversprechend, da sie unregelmäßige Detektorgeometrien abbilden können. Deren Einsatz in FPGAs (Field-Programmable Gate Arrays) ist jedoch durch begrenzte Ressourcen, die Notwendigkeit von Festkomma-Arithmetik und die Anforderung an Sub-Mikrosekunden-Latenz stark eingeschränkt.

2. Methodik: Hardware-orientierter Kompressions-Workflow

Die Autoren entwickeln einen Software-Hardware-Co-Design-Prozess, um ein vollpräzises GNN-Modell für den Einsatz auf einem AMD Ultrascale XCVU190 FPGA zu komprimieren. Der Workflow umfasst folgende Schritte (siehe Abbildung 1 im Paper):

• Basismodell: Ein leichtgewichtiges "Interaction Network" (eine Art GNN) mit drei MLP-Blöcken (Kanten-Update, Knoten-Update, finale Klassifikation). Das ursprüngliche Modell hatte 495 trainierbare Parameter und arbeitete mit Gleitkommazahlen (Float).
• Modell- und Graph-Größenreduktion:
  • Reduktion der versteckten Schichten in den MLP-Blöcken von zwei auf eine.
  • Verringerung der Neuronenanzahl pro Schicht (von 8 auf 6).
  • Wechsel von bidirektionalen zu unidirektionalen Kanten im Graphen, was die Anzahl der Kanten und damit die Rechenlast halbiert.
  • Ergebnis: Reduktion der Parameter von 495 auf 211.
• Quantisierungsbewusstes Training (Quantization-Aware Training - QAT):
  • Einsatz des Frameworks Brevitas für die Implementierung von Quantisierungsschichten.
  • Mixed-Precision-Schema: 4-Bit für Eingaben und Gewichte, 6-Bit für Aktivierungen, 16-Bit für Bias, 8-Bit für Ausgaben.
  • Verwendung von Festkomma-Quantisierung mit Floor-Rounding und speziellen Wrapper-Schichten, um Überläufe bei der Akkumulation zu vermeiden.
  • Entfernung der Sigmoid-Aktivierungsfunktion nach dem Training, da die Klassifikation im FPGA durch einfaches Schwellenwert-Verfahren erfolgt.
• Pruning (Beschneiden):
  • Iteratives, unstrukturiertes Pruning basierend auf der Gewichtsgröße (Magnitude).
  • Erhöhung der Sparsity (Leere) linear über die Trainingsepochen bis zu einem Endwert von 65 %.

3. Schlüsselbeiträge

• Hardware-orientierte Metrik (BOPs): Statt nur die Anzahl der Operationen zu zählen, verwenden die Autoren die Bit-Operationen (BOPs) als maßgebliche Metrik für die hardwarebewusste Komplexität. Dies berücksichtigt die Bit-Breiten der Quantisierung (Gewichte, Eingaben, Akkumulatoren).
• Iterativer Co-Design-Ansatz: Im Gegensatz zu früheren Arbeiten, die sich oft nur auf die finale Implementierung konzentrierten, dokumentiert diese Arbeit den iterativen Prozess, bei dem Hardware-Beschränkungen (Ressourcen, Festkomma-Präzision) den Modellentwurf von Anfang an leiten.
• End-to-End-Validierung: Die Studie verbindet das Training des komprimierten Modells direkt mit der Synthese einer RTL-Netzliste (Register-Transfer-Level) für das FPGA.

4. Ergebnisse

Die Leistung wurde an Belle II-Kollisionsdaten (2024) und Simulationen evaluiert:

• Rechenkomplexität (BOPs):
  • Das vollpräzise Referenzmodell benötigte 116,6 MBOPs (Mega-Bit-Operationen) pro Sektor.
  • Das final komprimierte Modell reduzierte dies auf 1,8 MBOPs.
  • Dies entspricht einer Reduktion um mehr als zwei Größenordnungen und liegt innerhalb des definierten Zielbereichs von 1,0 bis 2,5 MBOPs für das FPGA.
• Physikalische Leistung (Hit-Filterung):
  • AUC (Area Under the Curve): Der Wert sank nur moderat von 0,974 (Referenz) auf 0,968 (komprimiert).
  • Effizienz und Unterdrückung: Bei einer Hit-Effizienz von 95 % betrug die Hintergrundunterdrückung 94,2 % (Referenz) bzw. 90,9 % (komprimiert). Die kumulative Verschlechterung durch die Kompression ist also gering.
• Hardware-Implementierung:
  • Eine "Out-of-Context"-Implementierung auf dem XCVU190 FPGA zeigte eine Latenz von 632,4 ns (bei 128 MHz Systemfrequenz), was die Anforderung von < 1 µs erfüllt.
  • Ressourcennutzung: 35,65 % der LUTs (Look-Up Tables), 29,75 % der Flip-Flops, keine DSPs (Digital Signal Processors) benötigt.

5. Bedeutung

Diese Arbeit demonstriert erfolgreich, dass komplexe Graph Neural Networks für den Einsatz in hochperformanten Hardware-Triggern von Teilchenphysik-Experimenten geeignet sind, wenn sie durch einen systematischen Hardware-orientierten Kompressionsprozess angepasst werden.

• Die Reduktion der Rechenlast um zwei Größenordnungen bei nur minimalen Einbußen in der physikalischen Genauigkeit macht den Einsatz von KI-basierten Algorithmen in Echtzeit-Trigger-Systemen mit strengen Latenzanforderungen praktikabel.
• Der vorgestellte Workflow dient als Blaupause für zukünftige Implementierungen von Machine-Learning-Modellen in ressourcenbeschränkten FPGA-Umgebungen in der Hochenergiephysik.