Identification and mitigation of memory block timing issue in ITk ABCStar during ASIC production

Dieser Beitrag beschreibt die Identifizierung eines Timing-Fehlers im ABCStar-ASIC, der die Produktionsausbeute gefährdete, sowie die erfolgreiche Behebung dieses Problems durch eine Kombination aus Erhöhung der Kernbetriebspannung und Anpassung des Taktduty-Cycles, wodurch kostspielige Prozessänderungen oder Neuentwürfe vermieden und die fortgesetzte Produktion von ATLAS-ITk-Detektormodulen ermöglicht wurden.

Das Wesentliche

Die Geschichte des „Star"-Chips, der stotterte

Stellen Sie sich das ATLAS-Experiment am CERN als eine massive, hochgeschwindigkeitsfähige Kamera vor, die versucht, Bilder von Teilchenkollisionen aufzunehmen, die sich nahezu mit Lichtgeschwindigkeit bewegen. Um dies zu tun, benötigt es Millionen winziger, supersmartter Sensoren, die ABCStar-Chips genannt werden. Diese Chips sind die „Augen" der Kamera; sie lesen Daten von Siliziumstreifen ab und senden sie an einen zentralen Computer.

Bevor die Kamera gebaut werden konnte, mussten die Ingenieure diese Chips herstellen. Sie erwarteten, dass etwa 90 % der Chips perfekt funktionieren würden. Während der Tests stießen sie jedoch auf ein schreckliches Problem: Bei einigen Chargen funktionierten nur 2 % der Chips. Der Rest fiel aus.

Das Rätsel: Ein „siliziumgeprüftes" Phantom

Die Ingenieure waren verwirrt. Die ausgefallenen Chips waren nicht auf seltsame Weise defekt; sie bestanden fast jeden Test. Sie konnten analoge Signale lesen, mit Strom umgehen und komplexe Mathematik durchführen. Das einzige, was sie nicht schafften, war ein spezifischer digitaler Test, der prüfte, ob sie Daten korrekt speichern und wieder abrufen konnten.

Die Daten wurden in SRAM-Blöcken gespeichert (denken Sie daran als an die Kurzzeitgedächtnis-Notizbücher des Chips). Diese spezifischen Speicherblöcke waren bereits in vielen anderen erfolgreichen Chips verwendet worden. In der Industrie nennt man dies „siliziumgeprüft". Es ist wie die Verwendung eines Reifendesigns, das auf Millionen von Autos ohne jemals einen Platten war. Alle gingen davon aus, dass diese Reifen perfekt seien.

Die Ingenieure vermuteten, dass der Speicher selbst defekt sei, aber sie lagen falsch. Der Speicher war in Ordnung. Das Problem war der Verkehrsleiter (die „Klebelogik"), der dem Speicher sagte, wann er schreiben und wann er lesen sollte.

Die Ursache: Eine Timing-Abweichung

Hier ist die Analogie: Stellen Sie sich eine Staffel vor, bei der ein Läufer (die Daten) einen Staffelstab genau dann an einen Teamkollegen (den Speicher) übergeben muss, wenn eine Pfeife ertönt.

• Der Plan: Die Pfeife ertönt, der Läufer sprintet, und der Teamkolange fängt den Staffelstab.
• Die Realität: Bei einigen dieser Chips war der Läufer etwas langsamer, als die Ingenieure dachten. Da die „siliziumgeprüften" Speichermodelle auf älteren Werkzeugen basierten, berücksichtigten sie nicht, dass der Läufer in dieser spezifischen Fabrikcharge etwas träge sein könnte.
• Das Ergebnis: Der Teamkollege versuchte, den Staffelstab zu früh zu fangen. Der Läufer war noch nicht da. Der Staffelstab fiel. In Chip-Sprache ist dies ein Bit-Flip oder ein Timing-Fehler. Die Daten wurden beschädigt.

Dies geschah hauptsächlich an den Rändern der Siliziumwafer (wie an den Rändern einer Pizza), wo der Herstellungsprozess etwas weniger einheitlich ist und die „Läufer" noch langsamer werden.

Die Untersuchung: Die Lösung finden

Das Team musste einen Weg finden, dies zu beheben, ohne Millionen von Dollar wertvolle Chips zu vernichten oder das Ganze von Grund auf neu zu entwerfen (was Jahre dauern würde). Sie testeten zwei Hauptideen:

1. Der „Speed-Boost" (Spannungserhöhung)

Wenn der Läufer langsam ist, geben Sie ihm einen Koffeinschub.

• Die Lösung: Sie erhöhten die elektrische Spannung, die dem digitalen Gehirn des Chips zugeführt wurde, von 1,20 Volt auf 1,25 Volt.
• Die Wirkung: Höhere Spannung lässt die Transistoren (die Läufer) schneller bewegen. Plötzlich war der Läufer schnell genug, um den Staffelstab pünktlich zu fangen.
• Das Ergebnis: Chips, die zuvor ausgefallen waren (2 % Ausbeute), funktionierten plötzlich in 80 % der Fälle.

2. Die „Längere Pause" (Takt-Duty-Cycle)

Wenn der Läufer immer noch etwas langsam ist, sagen Sie dem Teamkollegen, er solle etwas länger warten, bevor er versucht, den Staffelstab zu fangen.

• Die Lösung: Der Chip läuft mit einem Taktsignal, das hin und her tickt. Die Ingenieure stellten fest, dass der „hohe" Teil des Ticks (wenn die Logik aktiv ist) zu kurz war. Sie tauschten physisch zwei Drähte auf der Leiterplatte aus, sodass der „hohe" Teil länger dauerte.
• Die Wirkung: Dies gab der Logik mehr Zeit, sich zu beruhigen und bereit zu machen, bevor der Speicher versuchte, die Daten zu greifen.
• Das Ergebnis: Dies fügte eine zusätzliche Sicherheitsebene hinzu und stellte sicher, dass die Chips nicht ausfallen würden, selbst wenn sie etwas älter oder kälter würden.

Das „Was-wäre-wenn"-Szenario: Die Fabrik ändern

Das Team sprach auch mit der Fabrik (der Foundry) darüber, den Herstellungsprozess zu ändern, um die Transistoren von Natur aus schneller zu machen.

• Das Problem: Sie hatten bereits 300 Wafer mit dem „langsamen" Prozess hergestellt. Man kann einen Kuchen nicht unbacken. Wenn sie den Prozess jetzt änderten, müssten sie alle bestehenden Wafer verschrotten und von vorne beginnen, was ein Vermögen kosten und das Projekt verzögern würde.
• Die Entscheidung: Sie testeten „schnelle" Transistoren auf neuen experimentellen Wafern. Obwohl diese funktionierten, verursachten sie andere Nebeneffekte (wie eine Veränderung der Empfindlichkeit der analogen Sensoren).
• Das Urteil: Da der „Speed-Boost" (Spannung) und die „Längere Pause" (Drahttausch) auf den vorhandenen Chips perfekt funktionierten, entschieden sie sich, nicht den Fabrikprozess zu ändern. Es war billiger, schneller und sicherer, einfach die Art und Weise anzupassen, wie die Chips verwendet wurden.

Das Endergebnis

Das Team bewies, dass sie das Projekt retten konnten, indem sie einfach die Spannung leicht erhöhten und zwei Drähte tauschten.

• Ausbeute: Sie gingen von einer Katastrophe (2 % funktionierend) zu einem Erfolg (über 80 % funktionierend).
• Leistung: Die zusätzliche Spannung verbrauchte ein wenig mehr Energie (etwa 3 % mehr), was das Kühlsystem des Detektors problemlos bewältigen konnte.
• Strahlung: Sie testeten die Chips unter starker Strahlung (wie sie im Teilchenbeschleuniger auftreten würde) und stellten fest, dass die Lösung weiterhin funktionierte.

Die große Lehre

Das Papier endet mit einer entscheidenden Lehre für alle Ingenieure: Gehen Sie nicht davon aus, dass „geprüft" perfekt ist.

Nur weil eine Komponente (wie der Speicherblock) in der Vergangenheit funktioniert hat, bedeutet das nicht, dass sie in jedem neuen Design perfekt funktionieren wird, insbesondere wenn sie mit neuen Fertigungsvariationen kombiniert wird. Das Team lernte, dass selbst „siliziumgeprüfte" Blöcke mit den spezifischen Werkzeugen und Bedingungen des neuen Projekts erneut überprüft werden müssen. Hätten sie dies früher getan, hätten sie das Problem möglicherweise früher erkannt.

Dank dieser Detektivarbeit wird der ATLAS ITk-Detektor nun mit diesen Chips zusammengebaut, und es wird erwartet, dass sie für die gesamte Lebensdauer des Experiments zuverlässig laufen.

Technische Zusammenfassung

Technische Zusammenfassung: Identifizierung und Minderung eines Timing-Problems bei Speicherblöcken im ITk ABCStar

Problemidentifizierung
Während der Vorproduktionsprüfung des ABCStar-ASIC, eines Mixed-Signal-Frontend-Lesechips für das ITk-Upgrade (Inner Tracker) am High-Luminosity LHC, wurde ein kritisches Ausbeuteproblem entdeckt. Obwohl das ASIC-Design auf „siliziumerprobten" (silicon proven) Static Random Access Memory (SRAM)-Blöcken mit einer langen Historie zuverlässigen Betriebs basierte, wiesen bestimmte Fertigungslots Wafer-Ausbeuten auf, die von einem erwarteten Wert von >90 % auf bis zu 2 % sanken. Die Ausfälle konzentrierten sich auf die digitalen Testvektoren (insbesondere die Tests A02, P03 und P99) und manifestierten sich als intermittierende Bit-Umschaltungen in den Ausgangsdaten. Entscheidend blieb das Ausgabe-Paketformat korrekt, was darauf hindeutete, dass der Fehler innerhalb der in den SRAM-Puffern (L0- und Event-Puffer) gespeicherten Datenlast entstand und nicht in der Ausgangsschaltung. Die Ausfälle waren stark von den Betriebsbedingungen abhängig; sie traten insbesondere häufiger bei der Nenn-Kernspannung von 1,20 V und bei Dies auf, die sich am Rand des Wafers befanden, was auf ein timing-bezogenes Marginalproblem hinwies, das von Prozessvariationen abhängig war.

Methodik und Bestimmung der Grundursache
Ein ad-hoc-Team aus mehreren Disziplinen setzte eine „Shmoo-Plot"-Analyse ein, um Testergebnisse über mehrdimensionale Betriebsparameter zu kartieren, wobei insbesondere die digitale Kernspannung und der Takt-Duty-Cycle variiert wurden.

• Spannungsempfindlichkeit: Die Tests zeigten, dass eine Erhöhung der digitalen Kernspannung von 1,20 V auf 1,25 V die Ausbeuten signifikant verbesserte, was darauf hindeutete, dass das Problem mit der Transistorgeschwindigkeit zusammenhing und nicht auf einem fundamentalen Logikfehler beruhte.
• Duty-Cycle-Empfindlichkeit: Eine Erhöhung des Takt-Duty-Cycles (längeres Hochhalten des Taktsignals) reduzierte ebenfalls die Ausfälle, indem sie mehr Zeit für die Propagierung von Logikzuständen durch die „Glue-Logic" bereitstellte, die die SRAMs interfaced, bevor die fallende Flanke des 40-MHz-Takts einen Lese-/Schreibvorgang auslöste.
• Grundursache: Die Untersuchung ergab, dass die Timing-Modelle für die „siliziumerprobten" SRAM-Blöcke ungenau waren. Diese Modelle waren manuell mit veralteten Design-Tools generiert worden und repräsentierten die Leistung der Blöcke unter den spezifischen Fertigungsprozessvariationen der 130-nm-Mixed-Signal-CMOS-Fertigungsanlage nicht vollständig. Folglich erfüllte die synthetisierte Steuerlogik die bereitgestellten (aber ungenauen) Timing-Bedingungen, was zu marginalen Timing-Verhältnissen in den physischen ASICs führte.

Untersuchung von Minderungsoptionen
Zwei primäre Minderungsstrategien wurden parallel verfolgt:

1. Änderungen der Betriebsparameter vor Ort (In-Situ): Anpassung der Betriebsbedingungen der bereits hergestellten ASICs.
2. Änderungen des Fertigungsprozesses: Zusammenarbeit mit der Fertigungsanlage zur Änderung der Transistoreigenschaften zukünftiger Wafer.

Analyse von Spannung und Duty-Cycle:
Umfangreiche Tests an Wafern aus „schlechten Lots" zeigten, dass eine Erhöhung der digitalen Kernspannung auf 1,25 V die Ausbeuten selbst bei den am schlechtesten performenden Wafern auf über 80 % wiederherstellte. Thermoelektrische Studien bestätigten, dass diese Spannungssteigerung nur zu einer Erhöhung der gesamten Leistungsabgabe von ca. 2,8 % führen würde, was gut innerhalb der Kühl- und Leistungsfähigkeiten der ITk-Detektorinfrastruktur liegt. Zusätzlich bestätigten Strahlungstests (bis zu 100 Mrad) und Temperaturzyklen (bis hinunter zu -40 °C), dass die Einstellung von 1,25 V ausreichende Margen für die Betriebsdauer des Detektors bot, da niedrigere Temperaturen und Strahlungseffekte entweder die Transistorgeschwindigkeit verbesserten oder nur geringfügige Spannungsanpassungen erforderten.

In Bezug auf den Takt lieferte der HCCStar-Controller einen Duty-Cycle, der leicht unter 50 % lag (ca. 49 %). Da ein höherer Duty-Cycle die Zuverlässigkeit verbesserte, schlug das Team vor, die positiven und negativen Signale des differenziellen SLVS-Taktpaares (Scalable Low-Voltage Signaling) zwischen HCCStar und ABCStar physisch auszutauschen. Diese einfache Hardware-Modifikation garantierte einen Duty-Cycle von >50 % (speziell 51 %) und bot zusätzliche Timing-Margen, ohne den Taktgenerator neu zu entwerfen.

Analyse der Prozessmodifikation:
Die Fertigungsanlage schlug experimentelle Prozessänderungen vor, darunter die Verringerung der Transistor-Gate-Größen um 2 nm oder 4 nm sowie die Anwendung einer proprietären „schnellerer Transistor"-Technik. Obwohl diese Änderungen die digitale Leistung verbesserten, führten sie zu signifikanten Verschiebungen im Verhalten der Analogschaltungen (z. B. Bandgap-Referenzspannung, Verstärkung), die eine Neu-Charakterisierung des gesamten Chips erfordert hätten. Darüber hinaus ließen sich diese Änderungen nicht auf die bereits hergestellten 300 Wafer anwenden, was deren Ausschuss zur Folge gehabt hätte.

Hauptergebnisse

• Ausbeutewiederherstellung: Durch die Implementierung der Spannungs- und Duty-Cycle-Minderungen wurde die Ausbeute der am schlechtesten performenden Wafer von ca. 2 % auf >80 % wiederhergestellt.
• Endgültige Produktionskennzahlen: Mit den neuen Betriebsparametern (1,25 V Kernspannung und ausgetauschte Taktsignale) erreichte die endgültige Kategorie-A-Ausbeute 85,88 %, und die Kategorie-A+B-Ausbeute erreichte 89,94 %, was den ursprünglichen Projekterwartungen entsprach.
• Validierung: Umfassende Tests bestätigten, dass die modifizierten Betriebsbedingungen einen zuverlässigen Betrieb über den gesamten erwarteten Temperaturbereich (-16 °C bis -28 °C) und die Strahlungsdosen für die Betriebsdauer des ITk-Detektors sicherstellten.
• Entscheidung: Das Team entschied sich, die Änderungen der Betriebsparameter vor Ort für alle bestehenden und zukünftigen Wafer durchzuführen, wodurch die Notwendigkeit eines kostspieligen ASIC-Neuentwurfs oder des Ausschusses bereits hergestellter Wafer vermieden wurde.

Bedeutung und Erkenntnisse
Der Beitrag dokumentiert die erfolgreiche Lösung eines subtilen Timing-Problems, das die Produktion einer kritischen Komponente für das HL-LHC-Upgrade bedrohte. Die primäre Bedeutung liegt in der Demonstration, dass ein „siliziumerprobter" Designblock, wenn er ohne erneute Simulation gegen spezifische Prozess-Eckfälle wiederverwendet wird, marginale Timing-Verhältnisse einführen kann, die sich nur unter bestimmten Prozessvariationen manifestieren.

Die Autoren betonen zwei wichtige Lehren für die zukünftige ASIC-Entwicklung:

1. Erneute Simulation wiederverwendeter Blöcke: Selbst für Blöcke mit langer Historie birgt die reliance auf den Status „siliziumerprobt" ohne erneute Simulation gegen die spezifischen Fertigungsprozessmodelle ein Risiko.
2. Testen von Prozessvariationen: Um derartige marginale Designs vor der Vollproduktion zu erkennen, empfehlen die Autoren, bei Fertigungsanlagen „gestreifte" Wafer anzufordern (die Dies mit extremen Prozessvariationen auf einem einzelnen Wafer enthalten) oder frühe Tests bei reduzierten Spannungen durchzuführen, um Prozess-Eckfälle zu simulieren und Betriebsmargen zu bestimmen.

Die erfolgreiche Minderung ermöglichte die termingerechte Fortsetzung der Produktion von ITk-Streifenmodulen, wobei die Detektorintegration Ende 2025 beginnt und die Inbetriebnahme für 2028 geplant ist.