SiliconMind-V1: Multi-Agent Distillation and Debug-Reasoning Workflows for Verilog Code Generation
El trabajo presenta SiliconMind-V1, un marco multiagente que utiliza la generación de datos de razonamiento y la verificación impulsada por pruebas para entrenar modelos de lenguaje localmente y generar código Verilog funcionalmente correcto de manera más eficiente que los métodos actuales.