A Novel Approach for Fault Detection and Failure Analysis of CMOS Copper Metal Stacks

Este artículo presenta un enfoque novedoso para la detección de fallos y el análisis de fallas en pilas de metal de cobre CMOS, centrándose en la caracterización de rendimiento y la identificación de firmas de defectos recurrentes en sensores de píxeles monolíticos cosidos (MOSS) desarrollados para la actualización del Sistema de Rastreo Interno 3 (ITS3) del experimento ALICE en CERN.

Lo esencial

Imagina que estás construyendo una ciudad microscópica dentro de un chip de computadora. Esta ciudad es tan grande que no cabe en un solo "bloque de construcción" estándar (lo que los ingenieros llaman un retículo). Para resolver esto, los científicos del experimento ALICE en el CERN decidieron "coser" (stitching) varios bloques juntos para crear una sola pieza gigante, como si unieras varias hojas de papel para hacer un mapa enorme.

Este "mapa" gigante se llama MOSS (Sensor Monolítico Cosido). Pero, al igual que cuando coses dos telas, a veces la aguja se atasca o el hilo se rompe. En este caso, los "hilos" son los cables de cobre que transportan la electricidad dentro del chip.

Aquí te explico qué descubrieron los científicos, usando analogías sencillas:

1. El Problema: Los "Cortocircuitos" Ocultos

Cuando fabricaron estos chips gigantes, notaron que muchos tenían "cortocircuitos". Un cortocircuito es como un puente ilegal entre dos carreteras que no deberían conectarse; la electricidad se escapa por ahí y el chip se calienta o deja de funcionar.

El problema era que estos puentes ilegales eran muy difíciles de encontrar. Si simplemente encendías el chip de golpe (como encender la luz de tu casa), el cortocircuito podría quemarse instantáneamente y desaparecer, o el chip podría dañarse para siempre antes de que pudieras ver qué pasaba.

2. La Solución: El "Examen de Estrés" Paso a Paso

En lugar de encender el chip de golpe, los científicos inventaron una forma muy cuidadosa de probarlo, como si estuvieras revisando un coche antes de una carrera:

• La Prueba de Resistencia (Impedancia): Primero, miden la "resistencia" de los cables sin encender nada. Es como tocar los cables para ver si hay un atajo peligroso antes de ponerles gasolina.
• El Acelerador Lento (Ramp-up): Luego, suben la electricidad muy despacito, gota a gota. Si hay un puente ilegal, verán cómo la corriente se dispara.
• La Cámara de Calor (El Termómetro): Mientras suben la electricidad, usan una cámara térmica súper sensible. Si hay un cortocircuito, ese punto se calienta y brilla como una luciérnaga en la oscuridad. ¡Ahí está el culpable!

3. El Detective: ¿Quién es el culpable?

Una vez que encontraron el punto caliente, tuvieron que averiguar por qué ocurría. Usaron una "navaja láser" (llamada FIB) para cortar el chip en una rebanada microscópica y mirarlo bajo un microscopio electrónico.

El descubrimiento:
Resultó que el problema estaba en las dos capas más altas de "cables de cobre" (llamadas M7 y M8).

• La Analogía: Imagina que el chip tiene varios pisos de autopistas. Los ingenieros habían diseñado las autopistas de los pisos 7 y 8 de una manera especial para este proyecto gigante. En ciertas zonas, estas dos autopistas pasaban muy cerca una de la otra, como dos trenes en vías paralelas que casi se tocan. A veces, por un error de fabricación, un pequeño trozo de metal caía entre ellas y las unía, creando el cortocircuito.

4. El Efecto "Magia" (Quemar el Cortocircuito)

Lo más curioso fue que, cuando dejaban que la electricidad subiera un poco más, el cortocircuito a veces se "quemaba" solo.

• La Analogía: Es como si el puente ilegal fuera tan fino que, al pasar mucha corriente, se fundiera y se rompiera, dejando las carreteras separadas de nuevo. El chip volvía a funcionar perfectamente.
• Pero cuidado: A veces, el metal se expandía y contraía por el calor, y el puente se volvía a unir. ¡El problema reaparecía!

5. La Lección y el Futuro

Gracias a este método de "detective", los científicos pudieron decirle a la fábrica de chips: "Oigan, cuando diseñen las autopistas de los pisos 7 y 8, asegúrense de que no estén tan cerca".

La fábrica escuchó, cambió las reglas de diseño y eliminó el problema para los futuros chips.

En resumen:
Este artículo cuenta cómo un equipo de científicos usó paciencia, cámaras térmicas y cortes microscópicos para encontrar un defecto invisible en un chip gigante. En lugar de tirar los chips a la basura, aprendieron de sus errores, "quemaron" los defectos para salvar el 89% de los chips y enseñaron a la fábrica a no cometer el mismo error de nuevo. Es un ejemplo perfecto de cómo la ciencia no solo busca la perfección, sino que aprende de los fallos para construir cosas mejores.

Resumen técnico

Resumen Técnico: Nuevo Enfoque para la Detección de Fallos y Análisis de Fallos en Pilas Metálicas de CMOS

1. El Problema

El experimento ALICE en el CERN requiere una actualización de su Sistema de Rastreo Interior 3 (ITS3), que utilizará sensores de píxeles activos monolíticos de gran tamaño (hasta 97 mm × 266 mm) fabricados en tecnología CMOS de 65 nm. Debido a que estas dimensiones superan el tamaño de un retículo de diseño único, es necesario emplear una técnica de "unión" (stitching) para fabricar los sensores en obleas de 300 mm.

Para validar la viabilidad de este proceso y la tasa de rendimiento (yield), se desarrolló un prototipo llamado MOSS (MOnolithic Stitched Sensor). Durante las pruebas de 20 obleas, se detectaron fallos recurrentes (cortocircuitos) con diversas frecuencias. Estos fallos representaban un riesgo crítico para el rendimiento final de los sensores del ITS3, ya que un alto rendimiento es esencial para la fabricación exitosa de estas capas de sensores a escala de oblea. El desafío principal era identificar la causa raíz de estos cortocircuitos, que parecían estar relacionados con la nueva pila metálica de cobre adaptada por la fundición (foundry) para este proyecto.

2. Metodología

Los autores desarrollaron un enfoque sistemático y colaborativo que combina mediciones eléctricas, térmicas y análisis de diseño:

• Medición de Impedancia: Antes de energizar el chip, se midió la impedancia entre todas las combinaciones posibles de pares de redes de alimentación (28 combinaciones por unidad de medio chip). Se aplicaron rampas de voltaje de ±50 mV para identificar cortocircuitos (baja impedencia) sin dañar el dispositivo prematuramente.
• Energización Controlada y Termografía: Se implementó un procedimiento de encendido escalonado (step-wise power-up). Las redes de alimentación se elevaron a su voltaje nominal individualmente mientras se registraban las corrientes. Simultáneamente, se utilizó una cámara térmica de alta resolución (50 µm) montada en una etapa lineal motorizada para detectar "puntos calientes" (hotspots) asociados a cortocircuitos.
• Correlación de Diseño: Las ubicaciones de los puntos calientes se superpusieron con el diseño del chip (específicamente las capas metálicas superiores M7 y M8) para identificar patrones de fallo.
• Validación FIB-SEM: Se utilizó un Haz de Iones Enfocado (FIB) combinado con un Microscopio Electrónico de Barrido (SEM) para realizar cortes transversales en las ubicaciones exactas de los fallos. Esto permitió visualizar la estructura física del cortocircuito y confirmar la composición del material mediante Espectroscopía de Rayos X por Energía Dispersiva (EDS).
• Análisis Estadístico: Se analizaron datos de hasta 20 obleas (81 sensores MOSS, 1620 unidades de medio chip) para determinar la distribución de fallos y validar hipótesis sobre su origen.

3. Contribuciones Clave

• Metodología de Detección Temprana: Se estableció un protocolo robusto que integra mediciones de impedancia, rampas de potencia controladas y termografía para detectar fallos que de otro modo podrían pasar desapercibidos o quemarse silenciosamente al encender el chip directamente.
• Identificación de la Causa Raíz: Se demostró que los cortocircuitos no eran aleatorios, sino que estaban estrictamente correlacionados con características de diseño específicas que involucraban simultáneamente las dos capas metálicas superiores (M7 y M8) de la pila de cobre.
• Validación de Hipótesis: Se compararon dos hipótesis:
  • Hipótesis A: Los fallos ocurren donde M7 y M8 están presentes juntos.
  • Hipótesis B: Los fallos ocurren en áreas con solo una capa metálica.
    Los resultados mostraron un 94-99% de compatibilidad con la Hipótesis A, descartando la B.
• Caracterización del "Burn-through": Se documentó que muchos cortocircuitos pueden ser "quemados" (burn-through) mediante corrientes moderadas, restaurando la funcionalidad del chip, aunque algunos pueden reconectarse debido a la expansión térmica local.

4. Resultados

• Distribución de Fallos: Se observaron fluctuaciones significativas entre obleas (hasta un factor de 10 en la frecuencia de fallos), pero una distribución uniforme entre la parte superior e inferior de los chips, lo que indica que la densidad de integración no era el factor determinante.
• Naturaleza de los Cortos: Los cortos solo ocurrieron en combinaciones de redes de alimentación que involucraban las capas M7 y M8 (AVDD, DVDD, AVSS, DVSS, PSUB). No se observaron fallos en las redes de la estructura "Backbone" (BBVDD/BBVSS) ni en las de E/S (IOVDD), las cuales tienen una composición metálica diferente.
• Tasa de Recuperación: De los sensores con cortocircuitos:
  • El 61.5% no mostró corrientes altas transitorias.
  • El 34.2% mostró un cortocircuito que se "quemó" (burn-through) durante la rampa de potencia, permitiendo que el chip funcionara correctamente después.
  • El 4.3% mantuvo un cortocircuito persistente fuera de los límites operativos.
  • En total, el 89% de las unidades con fallos pudieron operarse dentro de las especificaciones tras el burn-through.
• Evidencia Física: Los cortes transversales FIB-SEM confirmaron la presencia de estructuras de cobre conectando las capas M7 y M8, validando la hipótesis de un defecto en la pila metálica superior.

5. Significado e Impacto

• Mitigación en Fabricación: El hallazgo permitió a la fundición implementar una estrategia de mitigación, incluyendo reglas de diseño revisadas, para eliminar este modo de fallo en futuras producciones de sensores para el ITS3.
• Importancia para la Industria: El artículo destaca que sin las mediciones de impedancia previas y el encendido lento con termografía, estos fallos habrían pasado desapercibidos, comprometiendo la fiabilidad del sistema.
• Aplicabilidad General: El enfoque de correlación entre impedancia, rampa de potencia, termografía y diseño del chip se presenta como una metodología poderosa y generalizable para el análisis de defectos en dispositivos CMOS con tecnologías de interconexión avanzadas.
• Validación del Proceso de Unión: El estudio confirmó que la técnica de stitching es viable, siempre que se controlen rigurosamente los defectos asociados a las nuevas capas metálicas introducidas en el proceso.

En conclusión, el trabajo no solo resolvió un problema crítico de rendimiento para el experimento ALICE, sino que también estableció un nuevo estándar para la caracterización y el análisis de fallos en sensores de píxeles monolíticos de gran escala.