Sub-kelvin thermal conductivity of substrates and on-chip routing in quantum integrated systems

Este estudio caracteriza experimentalmente la conductividad térmica por debajo del kelvin de diversos materiales de sustrato y del enrutamiento en chip, revelando que el silicio de alta resistividad ofrece un rendimiento térmico superior y que, si bien las líneas de enrutamiento mejoran la conductancia en el plano, el sustrato sigue siendo la vía dominante de calor, subrayando así la importancia crítica de la selección de materiales y la integración 3D para una gestión térmica efectiva en sistemas cuánticos a gran escala.

Lo esencial

Imagina que estás intentando construir una computadora súper rápida y ultra sensible que solo funciona cuando está más fría que el espacio exterior. Esto es una computadora cuántica. Para que funcione, necesitas amontonar millones de interruptores electrónicos diminutos (qubits) y su "cerebro" (electrónica de control) justo uno al lado del otro en un solo chip.

Pero aquí está el problema: el "cerebro" se calienta, incluso cuando hace un frío helador. Si ese calor se filtra hacia los interruptores sensibles, la computadora se rompe. Los científicos de este artículo se hicieron una pregunta sencilla: "¿Qué le sucede al calor cuando viaja a través de los materiales que usamos para construir estos chips a temperaturas cercanas al cero absoluto?"

Esto es lo que descubrieron, explicado con algunas analogías cotidianas.

1. La Autopista vs. El Camino de Tierra (Materiales del Sustrato)

El "sustrato" es el material base sobre el que se asienta el chip, como los cimientos de una casa. El equipo probó cuatro cimientos diferentes:

• Silicio de Alta Resistividad: Piensa en esto como una autopista súper rápida. A estas temperaturas heladoras, el calor (que viaja como pequeñas vibraciones llamadas "fonones") atraviesa este material con mucha facilidad. Es el mejor para alejar el calor.
• Silicio de Baja Resistividad: Esto es como un camino de tierra lleno de baches. Debido a que este silicio tiene "impurezas" adicionales (dopantes) añadidas por razones eléctricas, esas impurezas actúan como reductores de velocidad. Chocan contra las vibraciones del calor, ralentizándolas drásticamente. Es unas 100 veces peor para mover el calor que la versión de alta resistividad.
• Zafiro y Vidrio Borosilicato: Estos son como senderos estrechos y accidentados. Conducen el calor, pero no tan bien como la autopista de silicio. Curiosamente, el sendero de zafiro resultó ser sorprendentemente accidentado (debido a defectos cristalinos internos diminutos), lo que lo hace peor para conducir el calor de lo que uno podría esperar para un material tan duro.

La Conclusión: Si quieres alejar el calor rápidamente, usa la "autopista" (Silicio de Alta Resistividad). Si quieres mantener el calor atrapado en un solo lugar para proteger a un vecino, usa el "camino de tierra" (Silicio de Baja Resistividad).

2. Los Cables Metálicos (Enrutamiento en el Chip)

El equipo también examinó los cables (enrutamiento) que conectan las diferentes partes del chip. Utilizaron cables superconductores (Niobio), que son como tuberías mágicas que transportan electricidad sin resistencia.

Querían ver si estos cables actuarían como un "atajo de calor", robando calor de la electrónica y depositándolo sobre los qubits.

• El Resultado: Los cables sí ayudaron a mover un poco el calor (unas 4 veces más que el silicio solo en su configuración de prueba específica).
• La Trampa: En un chip real y grueso, el material base (el sustrato) es mucho más grande que los cables delgados, de modo que el sustrato aún realiza el 99% del trabajo. Los cables son como un pequeño arroyo lateral; el sustrato es el río principal.

3. El Problema del "Microwatio"

El hallazgo más crítico se refiere a cuánto poco calor se necesita para causar problemas.
Los científicos descubrieron que a estas temperaturas súper frías, solo se necesita una cantidad diminuta de energía (medida en nanovatios, milmillonésimas de vatio) para elevar la temperatura del chip lo suficiente como para alterar los cálculos cuánticos.

• La Analogía: Imagina intentar mantener un bloque de hielo congelado en una habitación. Si enciendes un solo fósforo (el calor de la electrónica), el hielo se derrite instantáneamente.
• La Realidad: Los chips electrónicos actuales generan calor como una fogata en comparación con lo que estos chips cuánticos pueden tolerar. Aunque la electrónica está a solo unos milímetros de distancia, el calor que generan es suficiente para destruir el estado cuántico.

La Gran Conclusión

No puedes simplemente pegar el "cerebro" y los "interruptores sensibles" en la misma pieza plana de silicio y esperar lo mejor. El calor viajará demasiado fácilmente (o demasiado impredeciblemente) y arruinará el experimento.

El artículo sugiere que la solución es el apilamiento 3D (como un rascacielos en lugar de una casa de un solo piso). Necesitas separar la electrónica caliente de los interruptores fríos usando capas especiales de "aislamiento térmico" o colocándolos en diferentes niveles, para que el calor del cerebro no cueza accidentalmente los interruptores.

En resumen: A temperaturas cercanas al cero absoluto, el calor se comporta de manera muy diferente. Los materiales que elegimos actúan como autopistas súper rápidas o caminos de tierra accidentados para el calor, y debemos tener extremo cuidado con dónde colocamos nuestras fuentes de calor, o todo el sistema se sobrecalentará y fallará.

Resumen técnico

Resumen Técnico: Conductividad térmica a temperaturas subkelvin de sustratos y enrutamiento en chip en sistemas integrados cuánticos

Enunciado del Problema
La transición hacia ordenadores cuánticos tolerantes a fallos requiere escalar a millones de qubits físicos, lo que hace necesaria la integración cercana de componentes heterogéneos como qubits y electrónica de control criogénica clásica (cryo-CMOS). Las arquitecturas actuales, ya sea en Sistema en Chip (SOC) o en Sistema en Paquete 3D (SIP), enfrentan un cuello de botella crítico en la gestión térmica. El calor disipado por el cryo-CMOS (típicamente varios microwatts por qubit) introduce fuentes de decoherencia que degradan los tiempos de vida de los qubits. Si bien el transporte térmico en materiales masivos está bien documentado a temperatura ambiente, los datos experimentales sistemáticos en el régimen subkelvin son escasos. Además, el transporte térmico a estas temperaturas está gobernado por la propagación de fonones y es exquisitamente sensible a la pureza cristalina, las dimensiones de la muestra y las propiedades superficiales, lo que hace que los valores a temperatura ambiente sean poco fiables para su extrapolación. Comprender las propiedades térmicas de los bloques constructores fundamentales, específicamente sustratos y enrutamiento en chip, es un prerrequisito para diseñar procesadores cuánticos a gran escala con gestión térmica optimizada.

Metodología
Los autores realizaron un estudio térmico experimental en dos fases:

1. Caracterización de Sustratos:

   • Materiales: Se probaron cuatro materiales de sustrato comúnmente utilizados en tecnologías de semiconductores y cuánticas: Silicio de Alta Resistividad (HR) (Zona Flotante), Silicio de Baja Resistividad (LR) (Czochralski, dopado con boro), vidrio borosilicato y zafiro.
   • Configuración: Las muestras se montaron en una placa de cobre dentro de un refrigerador de dilución. Un calentador y un termómetro de RuO2 se adjuntaron al extremo "caliente" de la muestra suspendida, mientras que el extremo "frío" se ancló térmicamente a la cámara de mezcla.
   • Protocolo de Medición: Se aplicó potencia de calentamiento ($Q$) en pasos (de nanovatios a microwatts) a temperaturas base ($T_0$) de 50 mK y 300 mK. Se midió el aumento de temperatura resultante ($T_h$) para determinar la conductividad térmica efectiva ($\kappa$) utilizando definiciones de conducción de calor en estado estacionario.
   • Validación: Un experimento de control con un segundo termómetro en el lado frío verificó que la interfaz sustrato/cobre no actuaba como un cuello de botella térmico, asegurando que la resistencia medida estuviera dominada por el propio sustrato.
   • Análisis: Se extrajeron los caminos libres medios (MFP) de los fonones utilizando un enfoque de función de Green de no equilibrio con elementos finitos (FENEGF) para evaluar la conductancia balística e identificar los mecanismos de dispersión dominantes.

2. Evaluación del Enrutamiento en Chip:

   • Dispositivo de Prueba: Se fabricó un dispositivo planar sobre un sustrato de silicio LR que presentaba líneas de enrutamiento de Niobio (Nb) superconductor y almohadillas de Oro (Au).
   • Modificación: Para aislar la contribución térmica del enrutamiento, el sustrato de silicio debajo del enrutamiento se grabó por la parte posterior hasta un espesor residual de 50 µm, creando una "membrana" para minimizar la ruta térmica paralela del silicio masivo.
   • Medición: Se midió la conductancia térmica entre dos secciones de la línea de enrutamiento a $T_0 = 50$ mK y $300$ mK, comparando los resultados con la conductancia esperada del sustrato de silicio por sí solo.

Resultados Clave

• Conductividad Térmica del Sustrato (a 300 mK):

  • Silicio HR: Exhibió la conductividad más alta, de $5 \cdot 10^{-2}$ W/m·K, siguiendo una dependencia $T^{2.4}$. El análisis del MFP indicó que el transporte está limitado por dispersión en los límites de tipo Casimir (MFP $\approx$ 4000 µm).
  • Silicio LR: Mostró una reducción de dos órdenes de magnitud a $8 \cdot 10^{-4}$ W/m·K con una dependencia $T^{2.2}$. El MFP reducido ($\approx$ 30 µm) y la escala $T^{-3/2}$ se atribuyeron a la dispersión fonón-hueco causada por el dopaje con boro y las impurezas de oxígeno.
  • Zafiro: Medido en $2 \cdot 10^{-3}$ W/m·K (dependencia $T^3$). A pesar de la escala $T^3$ típica de los cristales, la magnitud absoluta fue significativamente menor que los valores masivos, y el MFP ($\approx$ 50 µm) estuvo muy por debajo del límite de Casimir, lo que sugiere que el desorden estructural (límites de grano) limita el transporte.
  • Borosilicato: Medido en $2 \cdot 10^{-3}$ W/m·K con una dependencia $T^2$, característica de los sólidos amorfos donde el transporte se describe mediante sistemas de dos niveles de tunelización en lugar de dispersión en los límites.

• Impacto del Enrutamiento en Chip:

  • La inclusión de líneas de enrutamiento de Nb aumentó la conductancia térmica en el plano del dispositivo de prueba en un factor de cuatro en comparación con el sustrato de silicio LR por sí solo.
  • Sin embargo, el estudio señala que esta mejora solo fue medible porque el espesor del sustrato se redujo artificialmente a 50 µm. En una arquitectura SOC estándar donde el sustrato mantiene su espesor completo (cientos de micrómetros), el sustrato sigue siendo la ruta de calor dominante y la contribución del enrutamiento es negligible.

• Restricciones Térmicas:

  • Se establecieron gradientes de temperatura medibles con potencias aplicadas tan bajas como 1–10 nW.
  • Los autores estiman que, para obleas de escala centimétrica, la disipación de potencia tolerable antes de perturbar significativamente las temperaturas de los qubits es del orden de decenas de nanovatios a 300 mK. Esto está muy por debajo de la disipación a nivel de microwatts del cryo-CMOS actual.

Significado y Afirmaciones
El artículo afirma proporcionar orientación cuantitativa para la selección de sustratos en sistemas cuánticos criogénicos. Los resultados destacan que ningún sustrato único cumple óptimamente todos los requisitos; por ejemplo, el silicio LR ofrece un mejor aislamiento térmico para los qubits, mientras que el silicio HR facilita la eliminación de calor para obleas de control disipativas.

Crucialmente, el trabajo subraya que en arquitecturas SOC planares donde los qubits y la electrónica de control comparten el mismo sustrato, la diafonía térmica es severa. Los autores concluyen que el nivel actual de disipación de potencia en el cryo-CMOS hace que la co-integración en el mismo sustrato sea térmicamente inviable sin una mitigación significativa. En consecuencia, el artículo aboga por la partición funcional mediante enfoques de integración 3D y Sistema en Paquete (SIP). Estas arquitecturas permiten la colocación de circuitos de control en proximidad cercana a los qubits mientras se utilizan estrategias de desacoplamiento térmico (como interconexiones 3D o sustratos térmicamente resistentes) para gestionar el flujo de calor, en lugar de depender exclusivamente del aislamiento térmico planar.