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Le papier présente GOMA, un cadre d'optimisation globale pour le mappage des multiplications matricielles sur des accélérateurs spatiaux, qui utilise une modélisation analytique géométrique pour garantir l'optimalité tout en réduisant considérablement le temps de recherche et en améliorant l'efficacité énergétique par rapport aux méthodes actuelles.
Cet article propose une méthode d'estimation de la pose humaine par ondes millimétriques guidée par la physique, qui remplace les modules de prétraitement basés sur l'apprentissage par des modèles explicites exploitant les corrélations physiques des signaux, permettant ainsi de réduire considérablement les paramètres et les besoins de calcul tout en maintenant une précision compétitive et en facilitant le déploiement en temps réel sur Raspberry Pi.
Cet article présente une architecture de capacité novatrice et une implémentation FPGA d'un système d'exploitation temps réel (basé sur Zephyr) qui élimine la nécessité d'un noyau logiciel de confiance à l'exécution en isolant strictement tous les composants logiciels et périphériques, même sur du matériel hérité.
Cet article propose un cadre de gestion à deux niveaux pour les décodeurs de correction d'erreurs quantiques, traités comme des accélérateurs partagés par un système d'exploitation quantique, afin de résoudre les défis de planification de capacité et de réduire les besoins matériels de 10 à 40 %.
Ce document blanc présente une vision communautaire visant à identifier et prioriser les opportunités de recherche et de développement dans les systèmes matériels d'apprentissage automatique et leurs applications en physique des particules, afin de relever les défis liés aux débits de données sans précédent et aux environnements extrêmes des futures expériences.
Ce papier présente RedFuser, un cadre de fusion automatique d'opérateurs conçu pour optimiser les réductions en cascade sur les accélérateurs d'IA en générant des noyaux exécutables qui surpassent les compilateurs actuels et rivalisent avec des implémentations manuelles.
Ce papier présente dmaplane, un module noyau Linux qui orchestre la gestion des buffers et l'exportation DMA pour optimiser les flux de données IA, en permettant notamment l'inférence désagrégée via des transferts RDMA entre machines.
Cette étude présente une évaluation comparative de l'inférence de grands modèles de langage sur les GPU AMD Instinct MI325X, démontrant que l'optimisation adaptée à l'architecture est cruciale pour maximiser le débit et la stabilité, tout en validant des performances élevées et une fiabilité totale sur des modèles allant jusqu'à 1 trillion de paramètres.
Ce papier présente HTM-EAR, un système de mémoire hiérarchique intégrant un routage hybride et une éviction basée sur l'importance, qui maintient une haute précision de requête sous saturation tout en permettant un oubli contrôlé des données obsolètes.
Ce papier de position propose de traiter la mémoire des systèmes multi-agents comme un problème d'architecture informatique en définissant une hiérarchie à trois couches et en identifiant la cohérence de la mémoire comme le défi le plus critique à relever pour assurer l'évolutivité et la fiabilité de ces systèmes.
Ce papier propose d'utiliser un pool de mémoire CXL pour stocker la mémoire conditionnelle des engrammes dans les grands modèles de langage, offrant une solution de stockage évolutive et rentable qui maintient des performances d'inférence proches de celles de la DRAM grâce à l'intégration dans SGLang.
Cet article propose une méthode d'épissage « doux » basée sur un proxy de bit de poids fort intégré à une instruction RISC-V personnalisée, qui permet de réduire considérablement le nombre d'opérations MAC et la consommation énergétique des CNNs sur des dispositifs embarqués sans perte de précision, surpassant ainsi les techniques d'épissage traditionnelles.
Ce papier présente la quantification K-moyennes à suppression de frontières (BS-KMQ), une méthode innovante qui atténue les biais d'activation dans le calcul en mémoire pour réduire les exigences de résolution des convertisseurs analogique-numérique, tout en améliorant significativement la précision, la surface et l'efficacité énergétique des réseaux de neurones profonds.
Cet article propose une architecture FPGA pipeline optimisée pour la recherche de vecteurs de déplacement dans l'outil de copie de motifs intra (IPC) de JPEG XS, permettant d'atteindre un débit de 38,3 Mpixels/s avec une consommation de 277 mW et facilitant ainsi le déploiement matériel de cette technologie de compression d'images.
Cet article présente une architecture de référence et une feuille de route pour les supercalculateurs centrés sur le quantum (QCSC), qui visent à intégrer de manière transparente les unités de traitement quantique, graphique et centrale afin de surmonter les limites actuelles de l'orchestration manuelle et d'accélérer la découverte d'algorithmes hybrides pour des applications critiques.
Cet article établit des bornes inférieures théoriques pour l'énergie nécessaire à la résolution de problèmes par des optimiseurs neuromorphiques utilisant l'apprentissage en mémoire, en modélisant la thermodynamique hors équilibre de ces systèmes pour en déduire une efficacité énergétique dépendant uniquement du nombre d'opérations, de la taille du modèle, de la vitesse de convergence et de la précision.
Ce papier présente « Linear Layouts », une approche novatrice modélisant les agencements de tenseurs via l'algèbre linéaire sur pour permettre une définition générique et des conversions efficaces, réduisant ainsi l'effort d'ingénierie et les bogues dans le backend du compilateur Triton.
Cet article présente une machine d'Ising numérique basée sur la mémoire de calcul (DCIM) qui reformule la vérification de robustesse des réseaux de neurones binaires sous forme de problème d'optimisation binaire pour identifier efficacement des perturbations adverses, offrant ainsi une accélération de 178 fois et une amélioration de l'efficacité énergétique de 1538 fois par rapport aux implémentations CPU classiques.
LUMINA est un cadre d'exploration architecturale de GPU piloté par les grands modèles de langage (LLM) qui améliore l'efficacité et la qualité de la conception pour les charges de travail d'IA en automatisant l'analyse des goulots d'étranglement et en générant des règles de conception auto-correctives, surpassant ainsi les méthodes d'apprentissage automatique traditionnelles avec un coût de recherche considérablement réduit.
Cet article présente un accélérateur FPGA qui résout le goulot d'étranglement mémoire du décodage Gated DeltaNet en hébergeant l'état récurrent persistant dans la BRAM embarquée, permettant ainsi d'atteindre une latence 4,5 fois inférieure et une efficacité énergétique 60 fois supérieure par rapport aux GPU NVIDIA H100.