A Fully Streaming Low-Latency FPGA Architecture for Range-Doppler SAR Processing Using Radix-2 SDF FFT
यह शोध पत्र रेंज-डॉप्लर सार (SAR) प्रोसेसिंग के लिए एक पूर्णतः स्ट्रीमिंग FPGA आर्किटेक्चर प्रस्तुत करता है जो रेडिक्स-2 SDF FFT पाइपलाइनों के भीतर वितरित चरण-वार विलंब मेमोरीज़ (stage-wise delay memories) का उपयोग करता है ताकि समवर्ती रेंज और अज़ीमुथ संपीड़न को सक्षम किया जा सके, जिससे केंद्रीकृत फ्रेम बफरिंग समाप्त हो जाती है और प्रथम-आउटपुट एवं कुल प्रसंस्करण विलंबता (latency) दोनों में भारी कमी आती है।