Reducing the Computational Cost Scaling of Tensor Network Algorithms via Field-Programmable Gate Array Parallelism
यह शोध पत्र FPGAs और एक क्वाड-टाइल विभाजन रणनीति का उपयोग करते हुए एक फाइन-ग्रेन्डेड पैरेलल टेंसर नेटवर्क डिज़ाइन प्रस्तावित करता है जो iTEBD और HOTRG एल्गोरिदम की कम्प्यूटेशनल लागत स्केलिंग को क्रमशः से और से तक नाटकीय रूप से कम करता है, जिससे बड़े पैमाने पर क्वांटम मेनी-बॉडी गणनाओं के लिए एक स्केलेबल हार्डवेयर समाधान प्राप्त होता है।