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PCIe400 generic readout board qualification test

यह लेख LHCb अपग्रेड II के लिए एक प्रौद्योगिकी प्रदर्शनकर्ता, जेनेरिक PCIe400 रीडआउट बोर्ड के योग्यता निर्धारण को प्रस्तुत करता है, जो इसके उच्च-बैंडविड्थ इंटरफेस (400 Gbps तक) और 10 ps से कम चरण निर्धारण (फेज डिटरमिनिज्म) वाले क्लॉक डिस्ट्रीब्यूशन के सत्यापन पर केंद्रित है।

मूल लेखक: Kevin Arnaud, Antoine Back, Daniel Charlet, Gabriel Degret, Luigi Del Buono, Paolo Durante, Amaury Hervo, Frédéric Hachon, Xavier Lafay, Julien Langouët, Renaud Le Gac, Jea-Luc Meunier, Jean-Marc Napp

प्रकाशित 2026-04-15

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CC BY 4.0

मूल लेखक: Kevin Arnaud, Antoine Back, Daniel Charlet, Gabriel Degret, Luigi Del Buono, Paolo Durante, Amaury Hervo, Frédéric Hachon, Xavier Lafay, Julien Langouët, Renaud Le Gac, Jea-Luc Meunier, Jean-Marc Nappa, Costy Nassif Mattar, Christophe Renard, Guillaume Vouters

मूल पेपर CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/) के तहत लाइसेंस किया गया है। ✨ नीचे दिए गए पेपर की यह व्याख्या AI से तैयार की गई है। इसे लेखकों ने न तो लिखा है, न इसका समर्थन किया है। तकनीकी सटीकता के लिए मूल पेपर देखें। पूरा डिस्क्लेमर पढ़ें

कल्पना कीजिए कि लार्ज हैड्रोन कोलाइडर (LHC) एक भीड़भाड़ वाला शहर है जहाँ हर सेकंड लाखों कारें (कण) एक-दूसरे से टकरा रही हैं। वैज्ञानिकों का लक्ष्य न केवल दुर्घटनाओं को देखना है, बल्कि यह समझना भी है कि प्रत्येक टक्कर में वास्तव में क्या हुआ था, वह भी नैनोसेकंड की सटीकता के साथ। इसे प्राप्त करने के लिए, उन्हें अविश्वसनीय रूप से तेज़ और सटीक "कैमरों" और "ट्रैफिक सिस्टम" की आवश्यकता है।

यह लेख PCIe400 प्रस्तुत करता है, जो भविष्य के LHC के लिए इन "कैमरों" की एक नई पीढ़ी का मस्तिष्क और तंत्रिका तंत्र है।

यहाँ एक सरल स्पष्टीकरण दिया गया है कि वैज्ञानिकों ने क्या किया और क्या खोजा, रोजमर्रा के उपमाओं (analogies) का उपयोग करते हुए:

1. समस्या: एक भीड़भाड़ वाला डेटा हाईवे

वर्तमान में, डिटेक्टरों से आने वाला डेटा एक कच्ची सड़क पर जाने वाली कारों की तरह है। नया प्रोजेक्ट (LHC अपग्रेड II) इस सड़क को एक 400-लेन वाले सुपरहाइवे में बदलने का वादा करता है।

चुनौती: उन्हें एक ऐसा इलेक्ट्रॉनिक बोर्ड चाहिए जो बिना किसी ट्रैफिक जाम के, एक साथ 48 अलग-अलग "कैमरों" से डेटा प्राप्त कर सके और उसे अत्यधिक गति (400 गीगाबिट प्रति सेकंड) से केंद्रीय कंप्यूटर तक भेज सके।
समाधान: PCIe400 बोर्ड। यह एक इंटेलिजेंट ट्रैफिक हब की तरह कार्य करता है जो सूचना की इस बेतुकी मात्रा को संभालने में सक्षम है।

2. रोड टेस्ट: "ब्लैक बॉक्स"

इस बोर्ड को वास्तविक प्रयोग में रखने से पहले, वैज्ञानिकों को यह सुनिश्चित करने की आवश्यकता थी कि यह टूटे नहीं। उन्होंने यह सत्यापित करने के लिए एक परीक्षण प्रयोगशाला ("प्रूविंग ग्राउंड") बनाई कि दो मुख्य चीजें कैसे काम करती हैं:

A. गति (डेटा लेन)

कल्पना कीजिए कि आपको प्रति सेकंड 400 ट्रकों का डेटा भेजना है।

परीक्षण: उन्होंने बोर्ड को शक्तिशाली सर्वरों से जोड़ा और रैंडम डेटा पैटर्न भेजे (जैसे कि यह देखने के लिए कि क्या वे सही-सलामत पहुँच रहे हैं, लाखों निरर्थक टेक्स्ट मैसेज भेजना)।
परिणाम: बोर्ड पूरी तरह से काम कर गया। कोई ट्रांसमिशन त्रुटि नहीं हुई। यह बिल्कुल वैसा ही है जैसे आपने एक दोस्त को नोट भेजा और उन्होंने ठीक वही प्राप्त किया जो आपने लिखा था, भले ही दूरी बहुत अधिक क्यों न हो। वे बिना एक भी "पैकेट" डेटा खोए, बोर्ड को अगली पीढ़ी के नेटवर्क (जिसे QSFP112 कहा जाता है) से जोड़ने में सफल रहे।

B. क्लॉक प्रिसिजन (एक आदर्श मेट्रोनोम)

यह सबसे कठिन और दिलचस्प हिस्सा है।

समस्या: यह जानने के लिए कि कण कब टकराया, सभी सेंसरों को अत्यंत सटीकता के साथ सिंक्रोनाइज़ क्लॉक की आवश्यकता होती है। लेख में 10 पिकोसेकंड का उल्लेख है।
- उपमा: एक सेकंड के लिए एक पिकोसेकंड वैसा ही है जैसा एक सेकंड 31,700 वर्षों के लिए हो। यह लगभग असंभव सटीकता है।
- कल्पना कीजिए कि आपके पास एक विशाल ऑर्केस्ट्रा में 2,000 संगीतकार हैं। यदि उनमें से एक भी 10 पिकोसेकंड की लय से बाहर बजता है, तो संगीत अजीब लगेगा। चुनौती यह सुनिश्चित करने की है कि बोर्ड बंद होने पर, फिर से चालू होने पर, या गर्म होने पर भी, "मेट्रोनोम" (क्लॉक) बिल्कुल उसी लय में बजता रहे।
तकनीकी चुनौती: बोर्ड के भीतर के चिप्स (जिन्हें FPGA कहा जाता है) कभी-कभी रीबूट होने पर एक छोटा सा प्राकृतिक "विलंब" (delay) दिखाते हैं, जैसे कि मेट्रोनोम थोड़ा उछल गया हो और उसकी गति बदल गई हो।
खोज: वैज्ञानिकों ने आंतरिक क्लॉक को "सुनने" की एक विधि विकसित की। उन्होंने पाया कि, हालांकि कुछ छोटे उतार-चढ़ाव थे, लेकिन वे सिस्टम को स्थिर कर सकते थे।
परिणाम: 500 रीबूट के बाद (जैसे कि आपने 500 बार लाइट बंद करके चालू की हो), क्लॉक 6 से 8 पिकोसेकंड के मार्जिन के भीतर स्थिर रहा। यह 10-पिकोसेकंड की आवश्यकता से बेहतर है। यह ऐसा है जैसे ऑर्केस्ट्रा, ब्रेक के बाद भी, बिना किसी कंडक्टर के चिल्लाए, फिर से पूरी तरह से सिंक्रोनाइज़ होकर बजने लगा।

3. सॉफ्टवेयर: एक बुद्धिमान "निर्देश पुस्तिका"

इन सभी परीक्षणों को करने के लिए, उन्होंने मैन्युअल रूप से बटन नहीं दबाए। उन्होंने स्वचालित सॉफ्टवेयर (एक "टेस्ट रोबोट") बनाया।

कल्पना कीजिए कि एक व्यक्तिगत सहायक एक मिनट से भी कम समय में 400 अलग-अलग चीजें चेक कर रहा है: "क्या लाइट चालू है? क्या तापमान ठीक है? क्या डेटा आ रहा है?"
यह उन्हें प्रयोगशाला से लेकर बड़े पैमाने पर उत्पादन तक, बोर्ड को तेज़ी से टेस्ट करने की अनुमति देता है, जिससे यह सुनिश्चित होता है कि हर हिस्सा एकदम सही है।

अंतिम सारांश

वैज्ञानिकों ने कण डिटेक्टरों के लिए एक नया "मस्तिष्क" बनाया और उसका परीक्षण किया।

यह सुपर फास्ट है: यह बिना किसी त्रुटि के 400 Gbit/s की गति से डेटा संभाल सकता है।
यह सुपर सटीक है: यह रीबूट के बाद भी पिकोसेकंड की सटीकता के साथ क्लॉक को सिंक्रोनाइज़ रख सकता है।
यह तैयार है: प्रोटोटाइप ने परीक्षण पास कर लिया है, और अब वे भविष्य के LHC के लिए इसका उपयोग करने का मार्ग प्रशस्त कर रहे हैं, जहाँ अरबों टकरावों का विश्लेषण किया जाएगा।

संक्षेप में, यह सुनिश्चित करने जैसा है कि भविष्य के शहर का ट्रैफिक सिस्टम न केवल लाखों कारों को सहारा दे, बल्कि सभी ट्रैफिक लाइट और घड़ियाँ भी पूर्ण सामंजस्य में कार्य करें, ताकि कभी कोई दुर्घटना या देरी न हो।

तकनीकी सारांश: PCIe400 जेनेरिक रीडआउट बोर्ड क्वालिफिकेशन टेस्ट

समस्या और प्रेरणा
CERN में LHCb अपग्रेड II प्रयोग $1.5 \times 10^{34} \text{ cm}^{-2} \text{ s}^{-1}$ के अधिकतम तात्कालिक ल्यूमिनोसिटी और प्रति बंच क्रॉसिंग 40 प्रोटॉन-प्रोटॉन इंटरैक्शन तक के कारण, 200 Tbit/s के कुल डेटा थ्रूपुट की उम्मीद करता है। इसे सहारा देने के लिए, प्रयोग को 20 ps तक के टाइम रेजोल्यूशन वाले 4D ट्रैकिंग डिटेक्टरों के लिए फ्रंट-एंड इलेक्ट्रॉनिक्स की आवश्यकता है। इसके लिए एक ऐसे रीडआउट सिस्टम की आवश्यकता है जो न केवल उच्च बैंडविड्थ, बल्कि 2000 से अधिक नोड्स वाले बड़े पैमाने के सिस्टम में 10 ps पीक-टू-पीक से कम के फेज स्टेबिलिटी के साथ नियतात्मक (deterministic) क्लॉक डिस्ट्रीब्यूशन भी प्रदान कर सके। PCIe400 बोर्ड इन आवश्यकताओं को पूरा करने के लिए एक तकनीकी प्रदर्शनक (technological demonstrator) के रूप में विकसित किया गया है, जो 400 Gbit/s बैंडविड्थ प्रदान करने वाले बैक-एंड सिस्टम के साथ 48 द्विदिश (bidirectional) लिंक्स (1–26 Gbit/s) को इंटरफेस करता है।

कार्यप्रणाली और बुनियादी ढांचा
PCIe400 प्रोटोटाइप को क्वालिफाई करने के लिए, लेखकों ने एक समर्पित, लचीला परीक्षण बुनियादी ढांचा और एक जेनेरिक सॉफ्टवेयर फ्रेमवर्क विकसित किया जो चार परतों में व्यवस्थित है। यह फ्रेमवर्क कॉन्फ़िगरेशन, पैरामीटर मॉनिटरिंग और pytest एवं polars का उपयोग करके स्वचालित माप निष्पादन का समर्थन करता है। यह तीन प्राथमिक टेस्ट सुइट्स की सुविधा प्रदान करता है: एक फंक्शनल टेस्ट (सेंसर मानों की संदर्भों से तुलना), एक कलेक्ट टेस्ट (समय के साथ मापदंडों की निगरानी), और इंटरैक्टिव डिबगिंग के लिए एक कंसोल। ये सुइट्स एक मिनट से कम समय में 400 से अधिक अनुपालन (compliance) परीक्षणों को निष्पादित करते हैं।

परीक्षण के अधीन हार्डवेयर Altera Agilex 7 M-सीरीज FPGA (1.3 मिलियन ALMs, 32 GB HBM2e) पर आधारित है, जो 1 GHz तक चलता है। यह ऑप्टो-इलेक्ट्रॉनिक ट्रांससीवर्स, पावर मॉनिटरिंग और जिटर फिल्टरिंग PLLs को एकीकृत करता है। क्वालिफिकेशन प्रक्रिया दो महत्वपूर्ण क्षेत्रों पर केंद्रित थी:

उच्च-बैंडविड्थ इंटरफेस: PCIe इंटरफेस (एक Gen 4 सर्वर में 2x8 बाइफरकेटेड मोड में) और 4x100 Gbit/s इंटरफेस (RS(544, 514) फॉरवर्ड एरर करेक्शन के साथ QSFP112 मॉड्यूल का उपयोग करके) का परीक्षण।
फेज डिटर्मिनिज्म (Phase Determinism): क्लॉक डिस्ट्रीब्यूशन स्ट्रीम की स्थिरता की जांच। बोर्ड-स्तरीय प्रभावों को आइसोलेट करने के लिए Agilex डेवलपमेंट किट पर परीक्षण किए गए थे। सेटअप ने रिकवर्ड क्लॉक और एक संदर्भ के बीच फेज अंतर को मापने के लिए 1 ps रेजोल्यूशन वाले DDMTD (Dual-Delay Time-to-Digital Converter) का उपयोग किया। Agilex FGT ट्रांससीवर्स में अंतर्निहित गैर-नियतात्मक लेन-टू-लेन आउटपुट स्क्यू (skew) को संबोधित करने के लिए, टीम ने एक सीरियल-लूपबैक तंत्र का उपयोग किया जहाँ रिसीवर एक निश्चित 32-बिट पैटर्न के साथ सिंक्रनाइज़ होता है ताकि ट्रांसमीटर स्ट्रीम की एक इमेज बनाई जा सके।

मुख्य परिणाम

इंटरफेस इंटीग्रिटी: PCIe इंटरफेस ने सही एन्यूमरेशन प्रदर्शित किया और DMA ट्रांसफर्स के माध्यम से $1 \times 10^{-15}$ का बिट एरर रेट (BER) प्राप्त किया (95% कॉन्फिडेंस लेवल पर)। 7 घंटे तक PRBS पैटर्न के साथ परीक्षण किए गए 4x100 Gbit/s QSFP112 इंटरफेस ने उत्कृष्ट सिग्नल इंटीग्रिटी दिखाई, जिसमें पोस्ट-FEC शून्य त्रुटियां और प्रति कोडवर्ड अधिकतम दो सुधारा गया सिंबल देखा गया।
फेज डिटर्मिनिज्म: अध्ययन ने पाया कि ट्रांसमीटर रिसेट लगभग $\pm 3$ यूनिट इंटरवल ( $\approx 300$ ps) के क्वांटाइज्ड फेज शिफ्ट उत्पन्न करते हैं। इसके अलावा, रिसीवर क्लॉक डेटा रिकवरी (CDR) सर्किट ने एक द्विमोडल वितरण (bimodal distribution) दिखाया, जिसमें दो स्थिर लॉकिंग पोजीशन थीं जो $\approx 20$ ps द्वारा अलग थीं, यहाँ तक कि ट्रांसमीटर रिसेट के बिना भी। सबसे संभावित लॉकिंग पोजीशन को संदर्भ के रूप में चुनने और फेज को 20 ps विंडो के भीतर संरेखित करने के लिए "ट्रांसमीटर रिसेट रूलेट" लागू करने के बाद, सिस्टम ने 12 घंटे और 500 रिसेट के दौरान चार चैनलों में 6 से 8 ps पीक-टू-पीक की स्थिरता हासिल की।

महत्व और दावे
यह शोध पत्र PCIe400 प्रोटोटाइप के सफल क्वालिफिकेशन को प्रस्तुत करता है, जो LHCb अपग्रेड II जैसे भविष्य के उच्च-ऊर्जा भौतिकी प्रयोगों की उच्च-थ्रूपुट और नियतात्मक टाइमिंग आवश्यकताओं को पूरा करने की इसकी क्षमता को प्रमाणित करता है। लेखक दावा करते हैं कि विकसित सॉफ्टवेयर फ्रेमवर्क डिबगिंग से लेकर उत्पादन तक कुशल परीक्षण सक्षम करता है। महत्वपूर्ण रूप से, फेज-डिटर्मिनिज्म का प्रूफ ऑफ कॉन्सेप्ट यह सिद्ध करता है कि Agilex FGT ट्रांससीवर्स, यदि रिसीवर लॉकिंग अस्पष्टता के लिए विशिष्ट शमन रणनीतियों (mitigation strategies) का उपयोग किया जाए, तो आवश्यक 10 ps पीक-टू-पीक फेज डिटर्मिनिज्म प्रिसिजन के बीच संगत हैं। लेखक नोट करते हैं कि जबकि ये परिणाम उत्साहजनक हैं, गेटवेयर कंपाइलेशन, तापमान भिन्नता और पूर्ण सिस्टम स्तर पर स्थिरता का मूल्यांकन करने के लिए आगे के अध्ययन की आवश्यकता है।