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Cascade Pipeline for Leading-Order Matrix Element Evaluation on AMD Versal AI Engine Arrays

यह शोध पत्र $\gamma\gamma \to t\bar{t}g$ प्रक्रिया के लिए अग्रणी-क्रम (leading-order) मैट्रिक्स तत्वों को कुशलतापूर्वक मूल्यांकन करने के लिए AMD Versal AI Engine एरेज़ पर कार्यान्वित एक पांच-चरणीय कैस्केड पाइपलाइन आर्किटेक्चर प्रस्तुत करता है, जो एकल CPU कोर की तुलना में $34\times$ गति वृद्धि और $7.7\times$ ऊर्जा दक्षता सुधार के साथ $1.0\times10^6$ मूल्यांकन प्रति सेकंड का अनुमानित थ्रूपुट प्राप्त करता है, जबकि पार्ट्स-पर-मिलियन (parts-per-million) संख्यात्मक सटीकता बनाए रखता है।

मूल लेखक: P. Leguina López, C. Vico Villalba, F. Hervás Álvarez, H. Gutiérrez Arance, S. Folgueras, L. Fiorini, A. Valero, J. Fernández Menéndez, F. Carrió, A. Oyanguren

प्रकाशित 2026-05-05

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CC BY 4.0

मूल लेखक: P. Leguina López, C. Vico Villalba, F. Hervás Álvarez, H. Gutiérrez Arance, S. Folgueras, L. Fiorini, A. Valero, J. Fernández Menéndez, F. Carrió, A. Oyanguren

मूल पेपर CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/) के तहत लाइसेंस किया गया है। ✨ नीचे दिए गए पेपर की यह व्याख्या AI से तैयार की गई है। इसे लेखकों ने न तो लिखा है, न इसका समर्थन किया है। तकनीकी सटीकता के लिए मूल पेपर देखें। पूरा डिस्क्लेमर पढ़ें

कल्पना कीजिए कि आप एक विशाल कण त्वरक (particle accelerator) के भीतर दो सूक्ष्म कणों (जैसे प्रोटॉन) के बीच एक भीषण, अराजक टक्कर के परिणाम की भविष्यवाणी करने की कोशिश कर रहे हैं। इसे करने के लिए, भौतिक विज्ञानी एक जटिल गणितीय रेसिपी का उपयोग करते हैं जिसे "मैट्रिक्स एलिमेंट" (matrix element) कहा जाता है। इस रेसिपी की गणना करना एक विशाल, बहु-चरणीय पहेली को हल करने जैसा है। समस्या यह है कि एक विश्वसनीय उत्तर प्राप्त करने के लिए, उन्हें इसी पहेली को लाखों बार हल करना पड़ता है, और हर बार शुरुआती स्थितियाँ थोड़ी अलग होती हैं।

वर्तमान में, मानक कंप्यूटर प्रोसेसर (CPUs) पर ऐसा करना एक एकल व्यक्ति द्वारा एक-एक करके इन पहेलियों को हल करने जैसा है। यह सटीक तो है, लेकिन अविश्वीय रूप से धीमा है और बहुत अधिक ऊर्जा का उपयोग करता है, विशेष रूप से जैसे-जैसे कण त्वरक अधिक शक्तिशाली होता जाता है।

यह शोध पत्र इस पहेली को हल करने का एक नया तरीका प्रस्तुत करता है, जिसमें एक विशेष प्रकार के कंप्यूटर चिप का उपयोग किया गया है जिसे AMD Versal AI Engine कहा जाता है। एक अकेले व्यक्ति द्वारा पूरी पहेली को हल करने के बजाय, लेखकों ने चिप के भीतर ही एक फैक्ट्री असेंबली लाइन बनाई है।

उनका समाधान कैसे काम करता है, यहाँ सरल अवधारणाओं में दिया गया है:

1. "असेंबली लाइन" की समस्या

इस विशिष्ट कण टक्कर (दो ग्लुऑन का एक टॉप क्वार्क, एक एंटी-टॉप क्वार्क और एक अन्य ग्लॉन में बदलना) की गणितीय रेसिपी इतनी बड़ी है कि वह चिप के एक एकल छोटे प्रोसेसर की मेमोरी में नहीं समा सकती। इसे एक 38-पृष्ठों वाले निर्देश मैनुअल को एक ऐसी जेब में फिट करने की कोशिश करने जैसा समझें जो केवल 16 पृष्ठ ही रख सकती है।

समाधान: लेखकों ने इस मैनुअल को पाँच अध्यायों में विभाजित किया। उन्होंने एक पाँच-चरणीय असेंबली लाइन बनाई।

चरण 1: कच्चे माल (टक्कर के डेटा) को पढ़ता है और शुरुआती कुछ चरणों को तैयार करता है।
चरण 2 और 3: काम को आगे बढ़ाते हैं, गणना में और अधिक चरण जोड़ते हैं।
चरण 4 और 5: अंतिम गणनाओं को पूरा करते हैं और उत्तर बाहर निकालते हैं।

2. "कन्वेयर बेल्ट" (कैस्केड पाइपलाइन)

ये पाँचों चरण एक सुपर-फास्ट, समर्पित कन्वेयर बेल्ट द्वारा जुड़े हुए हैं जिसे कैस्केड इंटरफेस कहा जाता है।

कल्पना करें कि एक फैक्ट्री में कर्मचारी काम के बीच रुकते नहीं हैं या अगला व्यक्ति को बॉक्स सौंपने के लिए अनुमति का इंतजार नहीं करते। वे बस एक बॉक्स को तुरंत दूसरे तक सरका देते हैं।
इस चिप में, "बॉक्स" डेटा के टुकड़े हैं जिन्हें टोकेन्स (tokens) कहा जाता है।
लेखकों ने एक सख्त नियम पुस्तिका (एक "डिटरमिनिस्टिक कॉन्ट्रैक्ट") बनाई है ताकि कार्यकर्ता एक-दूसरे का इंतजार करते हुए न फंसें। प्रत्येक कार्यकर्ता को ठीक पता होता है कि कब एक बॉक्स पास करना है और कब एक प्राप्त करना है, ताकि लाइन कभी जाम न हो।

3. "सुपर-फैक्ट्री" (एक साथ 80 लाइनें)

जिस चिप का उन्होंने उपयोग किया है (VCK190), वह 400 छोटे श्रमिकों (जिन्हें टाइल्स कहा जाता है) वाला एक विशाल गोदाम जैसा है।

केवल एक असेंबली लाइन बनाने के बजाय, उन्होंने बगल में 80 समान असेंबली लाइनें बनाईं।
प्रत्येक लाइन में 5 श्रमिक हैं। $80 \text{ लाइनें} \times 5 \text{ श्रमिक} = 400 \text{ श्रमिक}$ ।
वे सभी एक ही समय में काम कर रहे हैं, जिससे 80 अलग-अलग पहेलियाँ एक साथ हल हो रही हैं।

4. परिणाम: गति और दक्षता

लेखकों ने इस "फैक्ट्री" का परीक्षण दो अन्य तरीकों के विरुद्ध किया: एक मानक कंप्यूटर प्रोसेसर (CPU) और एक उच्च श्रेणी का ग्राफिक्स कार्ड (GPU)।

गति: उनकी 80-लाइन वाली फैक्ट्री एक एकल मानक कंप्यूटर कोर की तुलना में 34 गुना तेज़ है।
- नोट: एक शीर्ष-स्तरीय ग्राफिक्स कार्ड (GPU) अभी भी कुल मिलाकर तेज़ है (उनके चिप से लगभग 22 गुना तेज़), लेकिन GPU एक बहुत बड़ी, अधिक महंगी मशीन है।
ऊर्जा: यहीं पर उनका तरीका चमकता है। क्योंकि असेंबली लाइन इतनी कुशल और विशिष्ट है, इसलिए यह बहुत कम बिजली का उपयोग करती है।
- एक पहेली को हल करने के लिए, उनका चिप एक मानक कंप्यूटर प्रोसेसर की तुलना में 7.7 गुना कम ऊर्जा का उपयोग करता है।
- यह विशाल GPU की तुलना में कम ऊर्जा-कुशल है, लेकिन GPU इसे करने के लिए भारी मात्रा में शक्ति (power) की खपत करता है। चिप का तरीका उन स्थितियों के लिए एक "स्वीट स्पॉट" है जहाँ आपको गति की आवश्यकता है लेकिन आप एक विशाल, अत्यधिक बिजली खपत करने वाली मशीन का उपयोग नहीं कर सकते।

5. सटीकता की जाँच

उन्होंने यह सुनिश्चित किया कि उनकी "असेंबली लाइन" कोई गलती न करे। उन्होंने अपने चिप से प्राप्त परिणामों की तुलना एक "गोल्ड स्टैंडर्ड" डबल-प्रिसिजन गणना से की।

परिणाम लगभग पूरी तरह से मेल खाते थे। अंतर इतना सूक्ष्म था (लग लगभग 10 लाख में से 1 भाग) कि इसे भौतिकी की गणनाओं के लिए नगण्य माना जाता है।

सारांश

संक्षेप में, लेखकों ने एक जटिल भौतिकी गणना को लिया जो एक एकल कंप्यूटर चिप के लिए बहुत बड़ी थी, उसे पाँच प्रबंधनीय टुकड़ों में विभाजित किया, और उन्हें एक साथ हल करने के लिए 80 समानांतर असेंबली लाइनें बनाईं। यह दृष्टिकोण उच्च गति और कम ऊर्जा खपत का एक "स्वीट स्पॉट" बनाता है, जो लार्ज हैड्रॉन कोलाइडर में ब्रह्मांड को समझने के लिए आवश्यक सिमुलेशन चलाने के लिए एक शक्तिशाली विकल्प प्रदान करता है।

यहाँ "Cascade Pipeline for Leading-Order Matrix Element Evaluation on AMD Versal AI Engine Arrays" शोध पत्र का विस्तृत तकनीकी सारांश दिया गया है।

1. समस्या विवरण (Problem Statement)

आधुनिक हाई एनर्जी फिजिक्स (HEP) इवेंट जनरेटर, जैसे कि MadGraph5_aMC@NLO (MG5aMC), कण टकरावों के लिए मैट्रिक्स एलिमेंट ( $|M|^2$ ) के मूल्यांकन में एक महत्वपूर्ण कम्प्यूटेशनल बाधा (bottleneck) का सामना करते हैं। जैसे-जैसे लार्ज हैड्रोन कोलाइडर (LHC) अपने हाई-ल्यूमिनोसिटी चरण में प्रवेश कर रहा है, इन गणनाओं की मांग गैर-रेखीय (non-linearly) रूप से बढ़ रही है, जबकि CPU स्केलिंग सीमित बनी हुई है।

बाधा (The Bottleneck): मैट्रिक्स एलिमेंट मूल्यांकन कुल इवेंट जनरेशन समय का 30–40% हिस्सा घेरता है, विशेष रूप से अतिरिक्त रियल एमिशन वाले मल्टी-जेट प्रक्रियाओं के लिए।
चुनौती (The Challenge): GPU (जैसे CUDACPP) का उपयोग करने वाले मौजूदा समाधान उच्च थ्रूपुट प्रदान करते हैं लेकिन बहुत अधिक बिजली की खपत करते हैं। FPGA ऊर्जा दक्षता प्रदान करते हैं, लेकिन आधुनिक AI इंजन एरेज़ पर 16 kB प्रति-टाइल प्रोग्राम मेमोरी (PM) की बाधा से जूझते हैं। जटिल प्रक्रियाओं (जैसे $gg \to t\bar{t}g$ ) का मोनोलिथिक (monolithic) कार्यान्वयन इस मेमोरी सीमा को पार कर जाता है, जिससे इसे एकल टाइल पर सीधे मैप करना असंभव हो जाता है।

2. कार्यप्रणाली (Methodology)

लेखक मेमोरी बाधाओं को दूर करने और पैरेललिज्म को अधिकतम करने के लिए AMD Versal AI Engine (AIE) एरे (विशेष रूप से VCK190 प्लेटफॉर्म) पर एक कैस्केड पाइपलाइन आर्किटेक्चर का प्रस्ताव करते हैं।

A. लक्षित प्लेटफॉर्म और आर्किटेक्चर (Target Platform & Architecture)

हार्डवेयर: AMD Versal XCVC1902 ACAP जिसमें 1.25 GHz क्लॉक स्पीड पर $50 \times 8$ ग्रिड में व्यवस्थित 400 AI इंजन टाइल्स हैं।
पाइपलाइन डिकंपोजिशन (Pipeline Decomposition): $gg \to t\bar{t}g$ $g g \to t \overset{ˉ}{t} g$ प्रक्रिया (जिसमें 16 फयनमैन डायग्राम और 10 विशिष्ट HELAS फंक्शन शामिल हैं) को एक पाँच-चरणीय पाइपलाइन में विभाजित किया गया है।
- चरण 1: वेवफंक्शन जनरेशन (एक्सटर्नल स्पिनर्स/वेक्टर्स) और टोकन इनिशियलाइजेशन।
- चरण 2 और 3: फर्मियन-वेक्टर वर्टेक्स इवैल्यूएशन (मेमोरी संतुलन के लिए 12 डायग्राम को विभाजित करना)।
- चरण 4: ट्रिपल-ग्लूऑन वर्टेक्स इवैल्यूएशन (एक डिफ़र्ड ऑफ-शेल बोसॉन जनरेटर सहित)।
- चरण 5: फोर-ग्लूऑन कॉन्टैक्ट टर्म्स और कलर मैट्रिक्स रिडक्शन।
मेमोरी प्रबंधन (Memory Management): 16 kB की सीमा के भीतर फिट होने के लिए, लेखकों ने प्रोग्राम मेमोरी पार्टिशनिंग और डिफर्ड इवैल्यूएशन का उपयोग किया। उदाहरण के लिए, ऑफ-शेल बोसॉन जनरेटर ( $FFV1P0\_3$ ) को चरण 1 से चरण 4 में स्थानांतरित कर दिया गया, जिससे चरण 1 का मेमोरी उपयोग 17.8 kB से घटकर 15.5 kB रह गया।

B. इंटर-टाइल कम्युनिकेशन (Inter-Tile Communication - Cascade Protocol)

तंत्र (Mechanism): चरण एक 384-बिट यूनिडायरेक्शनल कैस्केड इंटरफेस (60 GB/s बैंडविड्थ) के माध्यम से संचार करते हैं।
टोकन प्रोटोकॉल (Token Protocol): एक नियतात्मक (deterministic), डेडलॉक-मुक्त प्रोटोकॉल का उपयोग किया जाता है जहाँ चरण वेवफंक्शन और आंशिक एम्पलीट्यूड (partial amplitudes) वाले संरचित "टोकन" का आदान-प्रदान करते हैं।
- एक्सटेंडेड टोकन (चरण 1–4): 5 एक्सटर्नल वेवफंक्शन, 3 प्रीकंप्यूटेड प्रोपेगेटर्स और 6 कलर-फ्लो एम्पलीट्यूड (18 बीट्स/हेलिसिटी) ले जाता है।
- रिड्यूस्ड टोकन (चरण 4–5): ट्रिपल-ग्लूऑन वर्टेक्स के स्थानीय मूल्यांकन के बाद केवल 5 वेवफंक्शन और एम्पलीट्यूड (12 बीट्स/हेलिसिटी) ले जाता है।
नियतिवाद (Determinism): सिस्टम एक "कैस्केड कॉन्ट्रैक्ट" लागू करता है जिसमें समान लूप संरचनाएं, अनकंडीशनल राइट्स और स्टैटिकली मैच किए गए टोकन काउंट होते हैं ताकि ज़ीरो-ओवरहेड, फ्लो-कंट्रोल-मुक्त संचालन सुनिश्चित हो सके।

C. सॉफ्टवेयर अनुकूलन (Software Adaptations)

HELAS लाइब्रेरी पोर्टिंग: मानक MG5aMC HELAS लाइब्रेरी (मूल रूप से स्केलर डबल-प्रिसिजन C++) को AI Engine वेक्टर इंट्रिंसिक्स (सिंगल-प्रिसिजन float32) में पोर्ट किया गया।
अनुकूलन (Optimizations):
- वेक्टराइजेशन (Vectorization): वेवफंक्शन को 8-वाइड SIMD वेक्टर्स में मैप किया गया।
- कॉम्प्लेक्स डिवीजन (Complex Division): स्मिथ के मेथड (2 डिवीज़न) को सिंगल हार्डवेयर रेसिप्रोकल निर्देश से बदल दिया गया।
- हेलिसिटी कैशिंग (Helicity Caching): 32 हेलिसिटी कॉन्फ़िगरेशन के लिए 10 वेवफंक्शन को प्रीकंप्यूट किया गया, जिससे मूल्यांकन को 16 गुणा कम करने के लिए बिट-इंडेक्स्ड लुकअप का उपयोग किया गया।
- कलर रिडक्शन (Color Reduction): कलर नॉर्मलाइजेशन डिवीशन्स को कंपाइल-टाइम कांस्टेंट्स में फोल्ड किया गया।

D. सिस्टम डिप्लॉयमेंट (System Deployment)

स्केल: 400 उपलब्ध टाइल्स (5 टाइल्स प्रति पाइपलाइन) पर 80 स्वतंत्र पाइपलाइनों को मैप किया गया।
I/O: प्रोग्रामेबल लॉजिक (PL) में एक पैकेट-स्विच्ड आर्किटेक्चर फेज-स्पेस पॉइंट्स को पाइपलाइनों में वितरित करता है और परिणामों को एकत्र करता है।

3. मुख्य योगदान (Key Contributions)

मेमोरी-ड्रिवन पाइपलाइन आर्किटेक्चर: एक नवीन 5-स्टेज कैस्केड पाइपलाइन पेश की जो जटिल मल्टी-डायग्राम मैट्रिक्स एलिमेंट कंप्यूटेशन को कई AI इंजन टाइल्स के बीच सफलतापूर्वक विभाजित करती है, जिससे 16 kB PM बाधा दूर होती है।
नियतात्मक कैस्केड कॉन्ट्रैक्ट: वेवफंक्शन टोकन और स्टैटिक लूप स्ट्रक्चर का उपयोग करके एक डेडलॉक-मुक्त संचार प्रोटोकॉल विकसित किया गया, जो जटिल फ्लो-कंट्रोल हार्डवेयर की आवश्यकता को समाप्त करता है।
पूर्ण HELAS पोर्ट: पूर्ण HELAS एम्पलीट्यूड लाइब्रेरी को AI इंजन वेक्टर इंट्रिंसिक्स में सफलतापूर्वक पोर्ट किया गया, जिसमें बाइनरी-इंडेक्स्ड हेलिसिटी कैशिंग और रिड्यूस्ड कॉम्प्लेक्स डिवीजन जैसे अनुकूलन शामिल हैं।
स्केलेबल डिप्लॉयमेंट: VCK190 के 100% AI इंजन कंप्यूट रिसोर्सेज का उपयोग करने वाले 80 पाइपलाइन के सैद्धांतिक डिप्लॉयमेंट का प्रदर्शन किया गया।

4. परिणाम (Results)

थ्रूपुट (Throughput): 80-पाइपलाइन एरे के लिए अनुमानित थ्रूपुट $1.0 \times 10^6$ मैट्रिक्स एलिमेंट इवैल्यूएशन प्रति सेकंड (ME/s) है।
- यह एक सिंगल-थ्रेडेड CPU कोर (Intel i5-10600) की तुलना में 34× स्पीडअप है।
- हालांकि यह एक NVIDIA A100 GPU ( $2.18 \times 10^7$ ME/s) से कम है, लेकिन AI इंजन समाधान काफी अधिक ऊर्जा-कुशल है।
ऊर्जा दक्षता (Energy Efficiency):
- AI इंजन: 54.8 µJ/ME (54.8 W AIE-डोमेन पावर पर)।
- CPU: 422 µJ/ME।
- GPU: 7.3 µJ/ME (लेकिन 159 W पावर पर)।
- सुधार: AI इंजन CPU बेसलाइन की तुलना में 7.7× बेहतर ऊर्जा दक्षता प्रदान करता है।
सटीकता (Precision): MG5aMC डबल-प्रिसिजन रेफरेंस के विरुद्ध मान्य किया गया।
- औसत सापेक्ष त्रुटि (Mean relative error): 1.43 ppm (पार्ट्स पर मिलियन)।
- अधिकतम सापेक्ष त्रुटि: 168 ppm।
- यह स्तर की सटीकता लीडिंग-ऑर्डर (LO) गणनाओं के लिए पर्याप्त मानी जाती है जहाँ भौतिक अनिश्चितताएं (स्केल वेरिएशन, PDFs) संख्यात्मक त्रुटियों पर हावी होती हैं।
संसाधन उपयोग (Resource Utilization):
- प्रोग्राम मेमोरी: स्टेज 1 बाधा है, जो 94.7% उपयोग (15,514 बाइट्स) पर है।
- प्रोग्रामेबल लॉजिक: मामूली उपयोग (4.72% LUTs, 2.87% Registers), जो अतिरिक्त लॉजिक के लिए जगह छोड़ता है।

5. महत्व और भविष्य का कार्य (Significance and Future Work)

महत्व: यह कार्य सिद्ध करता है कि AI इंजन एरेज़ उच्च-थ्रूपुट, ऊर्जा-कुशल HEP इवेंट जनरेशन के लिए व्यवहार्य हैं, विशेष रूप से उन पावर-प्रतिबंधित वातावरणों (जैसे ऑनलाइन ट्रिगर सिस्टम या LHC पर एज कंप्यूटिंग) के लिए जहाँ GPU पावर एनवेलप निषेधात्मक हैं। यह जटिल भौतिक कर्नेल को सीमित मेमोरी टाइल्स के बीच विभाजित करने के लिए एक व्यवस्थित पद्धति स्थापित करता है।
सीमाएँ: वर्तमान कार्यान्वयन लीडिंग-ऑर्डर (LO) प्रक्रियाओं तक सीमित है। पूर्ण एरे के प्रत्यक्ष हार्डवेयर टाइमिंग के बजाय चक्र-अनुमानित (cycle-approximate) सिम्युलेटर के आधार पर लेटेंसी आंकड़े दिए गए हैं।
भविष्य की दिशाएँ:
- हेलिसिटी फ़िल्टरिंग (Helicity Filtering): इनर लूप इटरेशन को कम करने के लिए वैध हेलिसिटी मास्क को प्री-कंप्यूट करना, जिससे संभावित रूप से थ्रूपुट दोगुना हो सकता है।
- उच्च बहुलता (Higher Multiplicity): अधिक जटिल प्रक्रियाओं (जैसे $t\bar{t}ggg$ ) के लिए पाइपलाइन की गहराई बढ़ाना।
- NLO एकीकरण: लूप इंटीग्रल्स वाली नेक्स्ट-टू-लीडिंग-ऑर्डर गणनाओं के लिए आर्किटेक्चर को अनुकूलित करना।
- हार्डवेयर विकास: बड़े एरे या उच्च क्लॉक स्पीड वाले अगली पीढ़ी के वर्सेल (Versal) उपकरणों का लाभ उठाना।

निष्कर्षतः, यह शोध पत्र विशिष्ट HEP वर्कलोड के लिए GPU त्वरण के एक मजबूत, ऊर्जा-कुशल विकल्प को प्रस्तुत करता है, जो जटिल मैट्रिक्स एलिमेंट गणनाओं में निहित मेमोरी विभाजन चुनौतियों को हल करने के लिए AMD Versal AI Engine की अद्वितीय कैस्केड क्षमताओं का लाभ उठाता है।