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Il paper presenta ChatNeuroSim, un framework basato su agenti LLM che automatizza il deployment e l'ottimizzazione degli acceleratori Compute-in-Memory, riducendo significativamente il tempo necessario per l'esplorazione dello spazio di progettazione e l'identificazione delle configurazioni ottimali per carichi di lavoro DNN.
Questo studio analizza sistematicamente la sensibilità alla quantizzazione in formato FP4 (MXFP4 e NVFP4) su diverse scale di modelli Qwen2.5, rivelando che i livelli di proiezione MLP sono i più critici e che la sensibilità non si limita esclusivamente ai blocchi finali del modello.
Il documento presenta bsort, un algoritmo di ordinamento non basato su confronti per interi e numeri in virgola mobile che unifica i casi di segno e floating-point tramite un approccio derivato dal binary quicksort, ottenendo una complessità temporale di e uno spazio ausiliario di .
Il paper introduce la disuguaglianza , un criterio predittivo che dimostra come le architetture Mixture-of-Experts subiscano una "doppia penalità" strutturale durante l'inferenza a causa della frammentazione della memoria e del routing, rendendole spesso meno efficienti rispetto a modelli densi di qualità equivalente, specialmente in contesti lunghi.
Il paper introduce EPIC, un framework di apprendimento automatico scientifico distribuito che, combinando guida hardware e fisica, riduce drasticamente latenza e consumo energetico mantenendo l'accuratezza fisica attraverso la trasmissione di caratteristiche latenti compatte invece dei dati grezzi.
Questo lavoro propone un framework di apprendimento che sfrutta la struttura preservata negli RTL generati da LLM, anche quando funzionalmente imperfetti, per superare la scarsità di dati etichettati e migliorare l'analisi delle reti logiche reali.
Il paper presenta DendroNN, una rete neurale ispirata ai dendriti biologici che utilizza un meccanismo di ricollegamento senza gradienti e un'architettura hardware asincrona per classificare efficientemente dati basati su eventi, raggiungendo un'efficienza energetica fino a 4 volte superiore rispetto alle soluzioni neuromorfiche esistenti.
Il paper presenta TrainDeeploy, un framework che abilita il primo addestramento end-to-end di modelli Transformer e CNN su SoC ultra-low-power basati su RISC-V, ottimizzando l'efficienza hardware e riducendo l'uso di memoria attraverso strategie di fine-tuning parametrico come LoRA.
Il paper presenta Nemo, una nuova architettura di cache per dispositivi flash che riduce l'amplificazione di scrittura nei carichi di lavoro con oggetti di piccole dimensioni aumentando la probabilità di collisione hash e utilizzando un indicizzazione basata su filtro di Bloom e un tracciamento ibrido della "calorezza" per garantire alta efficienza di memoria e basso tasso di mancate.
Il paper propone HaLoRA, un metodo di adattamento a basso rango consapevole dell'hardware che combina architetture di calcolo in memoria ibride (RRAM per i pesi preaddestrati e SRAM per i rami LoRA) con una nuova strategia di addestramento robusto al rumore, ottenendo un drastico risparmio energetico (circa il 3% rispetto a una GPU Nvidia A100) e un miglioramento delle prestazioni fino al 22,7% su modelli LLM come Qwen e LLaMA.
Il paper presenta HDLxGraph, un nuovo framework che integra le caratteristiche grafiche intrinseche dei linguaggi HDL (tramite AST e DFG) nei sistemi RAG per migliorare significativamente le prestazioni di ricerca, debug e completamento del codice rispetto agli approcci basati sulla similarità semantica, supportato dal nuovo benchmark HDLSearch.
Il paper propone l'ottimizzazione dei codici many-hypercube utilizzando configurazioni più piccole come , che, nonostante blocchi di qubit più grandi, offrono tassi di errore logico inferiori e una riduzione del 60% dell'overhead rispetto ai progetti originali, facilitando così una realizzazione sperimentale precoce del calcolo quantistico tollerante ai guasti ad alto tasso.
Questo lavoro presenta un'architettura CNN a flusso continuo e consapevole del tasso di dati per FPGA che risolve il problema del sottoutilizzo delle unità hardware nelle reti convoluzionali, garantendo un utilizzo vicino al 100% e permettendo l'implementazione di modelli complessi come MobileNet su un singolo dispositivo con elevata efficienza.
Il paper presenta Orion, il primo sistema end-to-end open che bypassa CoreML per abilitare l'addestramento e l'inferenza di modelli linguistici direttamente sul Neural Engine di Apple, superando le limitazioni di compilazione tramite tecniche di patching dei pesi e ottenendo un significativo aumento della velocità di addestramento.
Il paper presenta Space-Control, un progetto hardware-software che colma il divario di sicurezza nella memoria disaggregata CXL fornendo isolamento a livello di processo con un overhead prestazionale minimo del 3,3%.
Il paper presenta Mozart, un framework di co-progettazione algoritmo-hardware che ottimizza l'addestramento efficiente dei modelli LLM basati su Mixture-of-Experts su architetture di chiplet su scala wafer 3.5D, risolvendo le sfide di località della memoria e sovraccarico di comunicazione attraverso strategie di allocazione degli esperti e meccanismi di scheduling a grana fine.
Questo articolo presenta un metodo di rilevamento del jamming per le reti 5G basato sulla Convolutional Tsetlin Machine (CTM), che offre un'alternativa efficiente in termini di risorse, interpretabile e adatta all'hardware rispetto alle reti neurali convoluzionali, garantendo prestazioni comparabili con tempi di addestramento ridotti e un minore consumo di memoria su dispositivi edge.
Questo articolo presenta un nuovo acceleratore basato sulla fotonica del silicio per i modelli di diffusione, che garantisce un'efficienza energetica tre volte superiore e un throughput 5,5 volte migliore rispetto alle soluzioni elettroniche attuali, affrontando così le sfide di sostenibilità nell'IA generativa.
Questa tesi dimostra che l'adozione di tecniche microarchitettoniche guidate dai dati e dall'apprendimento automatico, che sfruttano le caratteristiche semantiche delle applicazioni e i comportamenti di esecuzione osservati, supera efficacemente i colli di bottiglia della memoria, migliorando significativamente le prestazioni e l'efficienza energetica rispetto alle soluzioni tradizionali.
Il paper presenta ConnChecker, un approccio basato su grafi che automatizza l'analisi delle cause profonde nei controlli di connettività formale, riducendo fino all'80% i tempi di debug su complessi SoC industriali.