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Questo articolo presenta un framework FTMEA integrato per i semiconduttori automobilistici che, mediante l'introduzione di fattori di correlazione interdisciplinare quantificati, unisce l'analisi di sicurezza funzionale e cybersecurity per migliorare la priorità e la mitigazione dei rischi condivisi.
Il paper presenta VeriHGN, un framework di verifica basato su grafi eterogenei che unifica la rappresentazione logica e fisica dei circuiti VLSI per migliorare l'accuratezza della previsione della congestione nelle fasi preliminari del flusso di progettazione.
Questa revisione sistematica analizza 68 esperimenti sull'impiego di modelli di Machine Learning su FPGA per l'osservazione della Terra, proponendo due tassonomie distinte per ottimizzare architetture e strategie di implementazione nel contesto delle nuove tecnologie UAV e NewSpace.
HDLFORGE è un framework multi-agente a due stadi che ottimizza il compromesso tra velocità e accuratezza nella generazione di codice Verilog, utilizzando un modello linguistico compatto per la maggior parte dei casi e attivando un modello più potente solo quando necessario, supportato da un agente di verifica formale che riduce significativamente il tempo di rilevamento dei bug.
Il paper presenta Helios, un acceleratore hardware-software basato su DRAM 3D e bonding ibrido che, attraverso una gestione dinamica della cache KV e un'esecuzione distribuita dell'attenzione, supera le limitazioni delle architetture NMP esistenti per offrire un servizio LLM più veloce ed energeticamente efficiente.
Il paper presenta VMXDOTP, un'estensione dell'ISA RISC-V Vector progettata per accelerare efficientemente le operazioni di prodotto scalare in formato micro-scala (MX), risolvendo le sfide di allineamento semantico e offrendo significativi miglioramenti in termini di velocità, efficienza energetica e utilizzo delle risorse rispetto alle soluzioni software e hardware esistenti.
Il paper propone MCEL, una nuova funzione di perdita basata sui margini che migliora significativamente la tolleranza agli errori di bit nelle reti neurali quantizzate senza richiedere l'onerosa iniezione di errori durante l'addestramento.
Questo documento presenta una roadmap decennale per la co-progettazione integrata di intelligenza artificiale e hardware, mirata a superare la frammentazione attuale attraverso l'ottimizzazione trasversale e l'efficienza energetica per realizzare sistemi intelligenti sostenibili, adattivi e accessibili entro il 2035.
Questo articolo propone quattro strategie di posizionamento dei reticoli su wafer per sistemi su scala wafer con bonding ibrido wafer-su-wafer, dimostrando che tali configurazioni possono migliorare le prestazioni di comunicazione rispetto a una topologia a mesh 2D, riducendo la latenza e il consumo energetico mentre aumentano notevolmente la larghezza di banda.
Il paper presenta NL2GDS, un framework innovativo che utilizza modelli linguistici di grandi dimensioni per tradurre descrizioni hardware in linguaggio naturale in layout GDSII completi tramite il flusso OpenLane, dimostrando significativi miglioramenti nell'efficienza di area, ritardo e consumo energetico rispetto ai progetti tradizionali.
Il lavoro presenta ChipletPart, un partizionatore 2.5D guidato dai costi che integra un modello di costo sofisticato con algoritmi genetici e ricottura simulata per ottimizzare l'assegnazione tecnologica e il posizionamento dei chiplet, riducendo significativamente i costi rispetto alle soluzioni esistenti e garantendo la fattibilità del layout e delle interconnessioni.
Questo articolo presenta una metodologia scalabile per la verifica formale dell'aritmetica in virgola mobile a livello RTL, che combina un approccio modulare di tipo "divide et impera", l'iniezione di fault e la generazione assistita da intelligenza artificiale per superare le limitazioni dei modelli ad alto livello e migliorare l'efficienza della copertura.
Il paper presenta Lyra, un framework di verifica hardware accelerato per processori RISC-V che combina l'esecuzione su FPGA con un modello generativo semantico (LyraGen) per produrre stimoli di test di alta qualità, ottenendo una copertura superiore e un'accelerazione significativa rispetto ai metodi software tradizionali.
Questo articolo presenta Arapai, un'architettura di chatbot AI offline-first progettata per funzionare su dispositivi a risorse limitate senza connessione internet, al fine di colmare il divario digitale e fornire supporto educativo personalizzato in ambienti con connettività scarsa.
Questo lavoro affronta le sfide di affidabilità degli acceleratori neurali Compute-in-Memory, dimostrando come piccole variazioni dei dispositivi possano causare gravi fallimenti e proponendo soluzioni di co-progettazione cross-layer, come il meccanismo di scrittura selettiva SWIM e tecniche di addestramento resilienti, per garantire prestazioni sicure ed efficienti in applicazioni critiche.
Questo lavoro presenta un framework di co-ottimizzazione hardware-carico di lavoro basato su un algoritmo evolutivo ottimizzato per progettare acceleratori di calcolo in memoria (IMC) generalizzati che riducono significativamente il divario prestazionale tra soluzioni specifiche per carico e quelle adattabili a più modelli neurali.
Questo lavoro presenta un acceleratore FPGA altamente parallelo per la ricostruzione di immagini nei computer quantistici a atomi neutri, ottenendo un significativo miglioramento delle prestazioni rispetto alle implementazioni CPU per ridurre il sovraccarico temporale del controllo.