MOSAIX Qualification System for ALICE ITS3

Questo articolo presenta lo sviluppo e la strategia di verifica del sistema di qualificazione MOSAIX, che utilizza un'infrastruttura di test e un emulatore basati su FPGA per validare l'ambiente di test per il prototipo MAPS su scala wafer destinato all'aggiornamento ALICE ITS3 prima della produzione dei chip.

L'essenziale

Immagina di stare costruendo una tenda massiccia, ultra-sottile e autoportante per un esperimento scientifico ad alta posta in gioco. Questa tenda, chiamata ITS3, è progettata per tracciare minuscole particelle che sfrecciano attraverso il Large Hadron Collider. Per rendere la tenda il più leggera possibile (in modo da non intralciare le particelle), i costruttori stanno utilizzando un materiale rivoluzionario: enormi fogli flessibili di sensori al silicio.

La vera protagonista di questo spettacolo è un chip specifico chiamato MOSAIX. Non è solo un piccolo sensore; è un "System-on-Chip" lungo 266 millimetri — praticamente un'intera fabbrica di sensori cuciti insieme su un unico pezzo di silicio.

Ecco il problema: MOSAIX è incredibilmente complesso. È come una città con 144 diversi quartieri (chiamati "tiles"), ognuno con la propria rete elettrica, semafori e autostrade dei dati. Tutti i quartieri sono collegati a un hub centrale. Se un quartiere ha un problema di alimentazione, o se l'autostrada dei dati si intasa, l'intera città smette di funzionare.

La Sfida: Testare Prima di Costruire
Di solito, quando gli ingegneri costruiscono una macchina complessa, testano prima le singole parti. Ma con MOSAIX, non puoi testare le parti separatamente perché sono tutte fuse insieme in un unico chip gigante. Devi testare l'intera città in un colpo solo.

Inoltre, il chip non era ancora pronto. Il team doveva scrivere il software e costruire l'attrezzatura di test prima che i chip di silicio reali arrivassero. Se avessero aspettato l'arrivo dei chip per iniziare i test, avrebbero sprecato mesi di tempo.

La Soluzione: Il "Gemello Digitale" (L'Emulator)
Per risolvere questo problema, il team ha costruito un Emulator di MOSAIX. Immaginatelo come un videogioco di simulazione iper-realistico del chip.

• La Realtà: Il vero chip MOSAIX (che non esisteva ancora).
• L'Emulator: Un potente chip per computer (un FPGA) che agisce esattamente come il vero MOSAIX. Mimica i 144 quartieri, gli interruttori di alimentazione e le autostrade dei dati.

Il team ha usato questo "Gemello Digitale" per fare tutto il lavoro pesante in anticipo:

1. Addestramento: Oltre 50 ingegneri hanno imparato a operare il sistema sul simulatore mesi prima dell'arrivo del chip reale.
2. Debugging: Hanno scoperto che il chip reale ha regole molto rigide su come accenderlo (non si può semplicemente azionare un interruttore generale; bisogna accendere quartieri specifici in un ordine specifico). Hanno scoperto queste regole complicatissime sul simulatore, cosa che avrebbe richiesto mesi per essere compresa se avessero avuto solo il chip reale.
3. Controllo del Sistema: Hanno costruito l'attrezzatura di test fisica (la "sala controllo") e l'hanno collegata al simulatore per assicurarsi che tutto funzionasse perfettamente insieme.

Il Risultato: "Prontezza dal Primo Giorno"
Grazie all'uso dell'emulator, il team ha raggiunto quello che viene chiamato "day-one readiness" (prontezza dal primo giorno). Ciò significa che non appena arriveranno i primi chip MOSAIX reali (previsti per l'inizio del 2026), il team non dovrà perdere tempo a capire come testarli. Saranno in grado di iniziare i test immediatamente.

In Sintesi
Il documento descrive come la collaborazione ALICE abbia costruito un sofisticato sistema di test per un enorme e complesso chip sensore. Invece di aspettare l'arrivo del chip reale per iniziare a imparare come testarlo, hanno costruito una copia digitale perfetta (l'emulator) su cui esercitarsi. Questo ha permesso loro di trovare bug, addestrare il team e costruire i propri strumenti in anticipo, garantendo che, quando la vera "città" di sensori verrà finalmente consegnata, saranno pronti a ispezionarla immediatamente.

Sommario tecnico

Sintesi Tecnica: Sistema di Qualificazione MOSAIX per ALICE ITS3

Problematica
L'aggiornamento del sistema di tracciamento interno ALICE per l'LHC Run 4 (ITS3) introduce un'architettura di rivelatore innovativa che utilizza sensori Monolithic Active Pixel (MAPS) a scala di wafer cuciti (stitched), per raggiungere un budget di materiale senza precedenti di 0,09% $X/X_0$ per strato. Il componente principale, MOSAIX, è un System-on-Chip (SoC) lungo 266 mm su scala wafer che integra 144 piastrine (tiles) di pixel alimentate indipendentemente, reti di distribuzione dell'energia complesse e aggregazione di dati ad alta velocità.

La sfida primaria affrontata da questo articolo è la qualificazione di MOSAIX. A differenza dei sensori tradizionali dove i componenti possono essere pre-testati, l'alto livello di integrazione di MOSAIX implica che i singoli componenti (come le 144 piastrine, i 48 nodi di servizio e lo backbone cucito) non possono essere testati isolatamente prima dell'integrazione. Il sistema richiede una strategia di accensione e controllo sequenziale e complessa, in cui la funzionalità dell'intero strato di servizio è un prerequisito per accedere alle singole matrici di pixel. Inoltre, la necessità di determinare la resa e le prestazioni prima del taglio dei wafer in strati di rivelatore finali richiede un'infrastruttura di test robusta che sia pronta immediatamente al momento della disponibilità del silicio ("day-one readiness").

Metodologia e Architettura del Sistema
Per affrontare queste sfide, gli autori hanno sviluppato un sistema di qualificazione unificato centrato su una filosofia "un sistema, molti obiettivi". L'architettura hardware consiste in:

• Core di Controllo: Un sistema Intel Arria 10 FPGA system-on-module montato su una baseboard Enclustra, che fornisce controllo e acquisizione dati.
• Interfaccia: Un connettore FMC standardizzato sulla scheda di lettura permette allo stesso sistema core di interfacciarsi con MOSAIX attraverso varie fasi: probe card personalizzate per il test a livello di wafer, carrier board dedicate per i chip tagliati (per consentire misurazioni specifiche come l'IR-drop lungo l'asse z del sensore) e il modello di qualifica finale del rivelatore ITS3.
• Software Stack: Un'API in C++ agnostica rispetto all'hardware astrae le interazioni a basso livello con l'FPGA. Le sequenze di test sono separate dall'API core in un repository standalone per facilitare il contributo della comunità e prevenire modifiche accidentali alle procedure critiche. Il firmware dell'FPGA è stato rigorosamente verificato utilizzando un ambiente basato su UVM e test di regressione di integrazione continua (CI).

L'Emulatore MOSAIX
Un contributo metodologico centrale è lo sviluppo di un emulatore MOSAIX ad alta fedeltà basato su FPGA. Sviluppato un anno prima del tapeout di MOSAIX, questo emulatore affronta il rischio di scoperte tardive di problemi di integrazione.

• Implementazione: Costruito su una piattaforma Arria 10 identica, l'emulatore si collega direttamente al backend del sistema di test. Utilizza copie RTL reali per la logica di controllo e del percorso dati, impiegando invece modelli comportamentali leggeri per la lettura della matrice di pixel.
• Funzionalità: Fondamentalmente, l'emulatore incorpora una modellazione consapevole di potenza e stato. Esso impone sequenze operative corrette (ad esempio, rifiutando comandi verso le piastrine con interruttori di alimentazione in stato "off"), costringendo così il software di controllo a gestire le complesse dipendenze del chip reale.
• Flusso di Sviluppo: Un flusso di CI semi-automatizzato ha gestito la natura di "target mobile" del design RTL di MOSAIX, convertendo gli aggiornamenti di SystemRDL e RTL in formati FPGA con funzioni di debug, garantendo che l'emulatore rimanesse sincronizzato con l'ultima documentazione.

Contributi Chiave e Risultati
L'articolo presenta l'infrastruttura fondamentale completata per la campagna di qualificazione di MOSAIX. I risultati chiave includono:

1. Infrastruttura Validata: L'hardware, il firmware e l'API software core sono stati pienamente testati e validati contro l'emulatore FPGA. Le sequenze di test primarie sono operative sull'intero setup.
2. Verifica dell'Integrazione Anticipata: L'emulatore ha servito con successo come ambiente di applicazione in tempo reale, facendo emergere complessità operative (come la stretta dipendenza dello strato di servizio dall'attivazione dell'alimentazione digitale globale) che avrebbero causato ritardi significativi se scoperte solo dopo la consegna del silicio.
3. Formazione e Prontezza: L'emulatore ha funzionato come strumento di formazione, permettendo a oltre 50 utenti di acquisire esperienza pratica con il chip mesi prima del suo arrivo fisico.
4. Allineamento Strategico: Il sistema è progettato per supportare gli obiettivi specifici di qualifica: verificare le caratteristiche del chip, stimare la resa di produzione, identificare una variante di pixel valida e qualificare gli otto link ad alta velocità da 10 Gb/s per informare le strategie di taglio.

Significatività
L'articolo afferma che la principale significatività di questo lavoro risiede nel valore dell'integrazione anticipata del sistema abilitata dall'emulatore ad alta fedeltà. Decoupling (disaccoppiando) lo sviluppo dell'infrastruttura di test dalla disponibilità del silicio fisico, la collaborazione ha efficacemente mitigato i rischi associati alla complessità operativa del chip e alla scala di sviluppo software richiesta.

Con i primi wafer MOSAIX attesi all'inizio del 2026, il sistema di qualifica è posizionato per iniziare la campagna di caratterizzazione immediatamente. Questa "day-one readiness" è critica per fornire il feedback di progettazione necessario entro la metà del 2026, garantendo che l'aggiornamento ALICE ITS3 rimanga in linea con i tempi previsti. L'articolo conclude che l'approccio dell'emulatore è stato essenziale per gestire le intricate dipendenze tra i sottosistemi del chip e validare la strategia di test prima che il prototipo finale fosse disponibile.