A Novel Approach for Fault Detection and Failure Analysis of CMOS Copper Metal Stacks

Questo articolo descrive un approccio innovativo per l'analisi dei guasti e la caratterizzazione della resa nei sensori pixel monolitici cuciti (MOSS) sviluppati per l'upgrade ITS3 di ALICE al CERN, focalizzandosi sui metodi di misurazione e analisi utilizzati per identificare e mitigare difetti ricorrenti nello stack metallico del CMOS.

L'essenziale

🏗️ Il Grande Mosaico: Costruire un "Super-Chip" per l'Universo

Immagina di dover costruire un mosaico gigantesco per un museo, ma il pezzo di ceramica che hai a disposizione è troppo piccolo per coprire l'intera parete. Cosa fai? Ne incollai tanti piccoli insieme per creare un'unica superficie enorme.

Questo è esattamente ciò che hanno fatto gli scienziati del CERN (l'organizzazione europea per la ricerca nucleare) per l'esperimento ALICE. Hanno bisogno di sensori (gli "occhi" del loro telescopio per particelle) così grandi da coprire quasi tutta una piastra di silicio (un wafer), ma la macchina che li stampa (il reticolo) può fare solo pezzi piccoli alla volta.

La soluzione? La cucitura (in inglese stitching). Hanno unito 10 piccoli sensori identici per creare un unico "mostro" di silicio lungo quasi 26 centimetri, chiamato MOSS.

🔍 L'Ispezione: Caccia al Guasto

Il problema è che quando si cucinano cose così grandi e complesse, a volte qualcosa va storto. In questo caso, il "pasticcio" era nascosto nei cavi interni del chip.

Per trovare questi guasti, gli scienziati hanno usato un approccio in tre fasi, come un medico che visita un paziente:

1. La Sonda Elettrica (Impedenza): Prima di accendere il chip, hanno misurato la resistenza elettrica. È come controllare se i tubi dell'acqua di una casa sono intasati o se c'è un cortocircuito tra due tubi che non dovrebbero toccarsi. Hanno trovato molti "cortocircuiti" (collegamenti accidentali).
2. La Scalata Lenta (Power Ramp): Invece di accendere il chip di colpo (che potrebbe bruciare tutto), hanno aumentato la tensione molto lentamente, come se stessi salendo una scala a gradini.
3. La Telecamera Termica (Il Termometro): Mentre salivano la scala, puntavano una telecamera speciale che vede il calore. Quando due cavi si toccano dove non dovrebbero, si crea un "punto caldo" (hotspot), proprio come un motore che si surriscalda.

🕵️‍♂️ L'Investigazione: Chi è il Colpevole?

Hanno scoperto che questi cortocircuiti non erano casuali. Sembravano apparire in punti specifici. Per capire il perché, hanno usato due tecniche da detective:

• L'Analisi Statistica: Hanno guardato migliaia di chip e hanno notato che i guasti apparivano sempre nelle stesse zone, indipendentemente da quanto erano densi i circuiti in quel punto.
• Il Microscopio a Raggi X (FIB-SEM): Hanno preso un chip difettoso e lo hanno tagliato in due con un raggio di ioni (come un bisturi laser super preciso) per guardare dentro, strato per strato.

La Scoperta:
Il colpevole era un "doppio strato" di rame (i cavi interni del chip). Immagina di avere due strade di rame, una sopra l'altra (chiamate M7 e M8). In alcuni punti del design, queste due strade passavano così vicine che, a causa di un piccolo difetto nella "colla" (il materiale isolante) tra di loro, si toccavano.

È come se avessi due piani di un grattacielo e, per un errore di costruzione, un tubo del primo piano avesse buccato il pavimento e toccato il tubo del secondo piano.

💡 La Soluzione: "Bruciare" il Problema e Ripararlo

C'era una buona notizia: il 90% di questi cortocircuiti era "debole". Quando hanno fatto passare una corrente controllata, il calore ha "bruciato" il punto di contatto, staccando i due cavi e risolvendo il problema da solo! È come se un corto circuito fosse così piccolo che un po' di calore lo ha fatto fondere e separare.

Tuttavia, per i casi peggiori, gli scienziati hanno dato queste informazioni alla fabbrica (il foundry). La fabbrica ha capito che il problema era nel modo in cui avevano disegnato questi due strati di rame vicini.

Il Risultato:
Hanno modificato le regole di progettazione (i "disegni" per il chip) per assicurarsi che questi due strati di rame non si toccassero mai più in modo pericoloso. Grazie a questo metodo di indagine, hanno salvato il progetto per il futuro.

🚀 In Sintesi

Questo articolo racconta come un team internazionale abbia:

1. Costruito un sensore gigante cucendo pezzi più piccoli.
2. Trovato dei "cortocircuiti" nascosti usando telecamere termiche e misurazioni elettriche.
3. Capito che il problema era nel modo in cui due strati di rame erano posizionati l'uno sopra l'altro.
4. Insegnato alla fabbrica come correggere l'errore per i sensori futuri.

È un esempio perfetto di come la collaborazione tra scienziati, ingegneri e artigiani della tecnologia possa risolvere problemi complessi per esplorare i segreti dell'universo.

Sommario tecnico

Titolo: Un Nuovo Approccio per il Rilevamento di Guasti e l'Analisi dei Fallimenti negli Stack Metallici in Rame CMOS

1. Il Problema

L'esperimento ALICE presso il CERN sta sviluppando l'upgrade del Sistema di Tracciamento Interno 3 (ITS3), che richiede sensori a pixel attivi monolitici di dimensioni fino a 97 mm × 266 mm. Poiché queste dimensioni superano quelle di un singolo reticolo di progettazione (circa 25 mm × 32 mm), è necessario utilizzare una tecnica di "cucitura" (stitching) per assemblare i sensori su wafer da 300 mm.
Per validare questa tecnica e garantire un'alta resa produttiva (yield), è stato sviluppato un prototipo chiamato MOSS (MOnolithic Stitched Sensor), di dimensioni 14 mm × 259 mm, realizzato in tecnologia CMOS a 65 nm con uno stack metallico in rame a doppio damasco.
Il problema principale emerso durante i test su 20 wafer è stato la presenza ricorrente di cortocircuiti (shorts) tra i piani di alimentazione, che minacciavano la resa del processo. Questi guasti si manifestavano con frequenze variabili e richiedevano un'analisi approfondita per identificarne la causa radice senza distruggere i campioni, al fine di permettere al foundry di implementare strategie di mitigazione.

2. Metodologia

Gli autori hanno sviluppato un approccio sistematico e collaborativo per caratterizzare i difetti, basato su tre pilastri principali:

• Misurazioni di Impedenza: Prima di alimentare i chip, è stata eseguita una mappatura completa dell'impedenza tra tutte le combinazioni di coppie di reti di alimentazione (28 combinazioni per 5 unità Half Unit - HU). Un valore di resistenza inferiore a 30 Ω è stato classificato come cortocircuito.
• Alimentazione Graduale (Power Ramping) e Termografia: I chip sono stati alimentati gradualmente (step di 100 mV) mentre si monitoravano le correnti di spunto. È stata utilizzata una camera termica ad alta risoluzione (50 µm) per rilevare le "hotspot" termiche associate ai cortocircuiti.
  • Se un cortocircuito si "bruciava" (burn-through) a causa della corrente, l'hotspot scompariva e il chip poteva tornare operativo.
  • Un algoritmo semi-automatico ha confrontato le immagini termiche prima e durante l'alimentazione per localizzare con precisione i difetti.
• Correlazione con il Design e Validazione FIB: Le coordinate degli hotspot sono state sovrapposte al layout del chip (in particolare agli strati metallici superiori M7 e M8) per identificare pattern ricorrenti. La validazione finale è stata effettuata tramite FIB-SEM (Focused Ion Beam - Scanning Electron Microscopy) per creare sezioni trasversali dei difetti e confermare la natura fisica del cortocircuito (identificata come rame tramite EDS).

3. Contributi Chiave

• Metodologia di Diagnosi Integrata: L'integrazione di misurazioni di impedenza, rampa di alimentazione controllata e imaging termico ha permesso di rilevare cortocircuiti che sarebbero rimasti nascosti con un accensione diretta del chip.
• Identificazione della Causa Radice: L'analisi ha dimostrato che i guasti non erano legati alla densità di integrazione o a specifici strati singoli, ma erano strettamente correlati a caratteristiche di layout specifiche che coinvolgono simultaneamente gli strati metallici M7 e M8.
• Validazione Sperimentale: L'uso del FIB-SEM ha confermato fisicamente la presenza di ponti di rame tra gli strati M7 e M8, validando l'ipotesi di progettazione.
• Feedback al Foundry: Il processo ha permesso di fornire al produttore (foundry) dati concreti per rivedere le regole di progettazione (design rules) e mitigare il problema nelle future produzioni.

4. Risultati

• Distribuzione dei Guasti: I cortocircuiti sono stati osservati su tutti i 20 wafer testati, con fluttuazioni statistiche significative tra i wafer (fino a un fattore 10). I guasti si sono verificati principalmente tra le reti AVDD, DVDD, AVSS, DVSS e PSUB, ma mai nelle reti Backbone (BBVDD/BBVSS) o I/O (IOVDD).
• Localizzazione: I difetti si trovavano prevalentemente nelle zone tra le matrici di pixel, dove sono presenti solo gli strati metallici superiori M7 e M8. Non c'era correlazione con la densità di integrazione (top vs bottom del chip).
• Effetto "Burn-through": Il 34,2% dei casi ha mostrato un cortocircuito transitorio che si è "bruciato" durante l'alimentazione, rendendo il chip operativo. Il 4,3% ha mostrato cortocircuiti persistenti. Complessivamente, l'89% delle unità con cortocircuiti è stato recuperabile dopo il burn-through.
• Validazione delle Ipotesi: L'analisi statistica su 156 casi ha mostrato un accordo del 94% (con finestra di risoluzione 100x100 µm) con l'ipotesi che i guasti coinvolgano sia M7 che M8, contro solo il 31% per l'ipotesi alternativa (un solo strato metallico).
• Fenomeno di Riconnessione: È stato osservato che alcuni cortocircuiti bruciati potevano riconnettersi a causa dell'espansione e contrazione termica locale dello stack metallico.

5. Significato e Implicazioni

Questo studio è fondamentale per lo sviluppo dei sensori su larga scala per l'ITS3 di ALICE.

• Affidabilità del Processo: Dimostra che la tecnica di stitching è fattibile, ma richiede un controllo rigoroso degli stack metallici superiori.
• Strategia di Test: L'approccio proposto (impedenza + rampa lenta + termografia) è diventato uno standard necessario per la caratterizzazione di chip avanzati, poiché permette di isolare i guasti legati all'interconnessione metallica senza danneggiare irreparabilmente il dispositivo prima dell'analisi.
• Mitigazione Futura: I risultati hanno portato il foundry a implementare strategie di mitigazione e nuove regole di progettazione per eliminare questo specifico modo di guasto nelle future produzioni, garantendo l'alta resa richiesta per l'esperimento ALICE.
• Generalizzabilità: La metodologia descritta è applicabile a qualsiasi dispositivo CMOS con tecnologia di interconnessione avanzata, offrendo un modello per l'analisi delle cause di fallimento (Root Cause Analysis) in contesti industriali e di ricerca.