Design and First Results of COFFEE3: A 55nm HVCMOS Pixel Sensor Prototype for High-Energy Physics Applications

Il documento presenta il progetto e i primi risultati sperimentali di COFFEE3, un prototipo di sensore a pixel HVCMOS da 55 nm sviluppato per soddisfare i rigorosi requisiti di risoluzione temporale e spaziale degli esperimenti di fisica delle alte energie, integrando due diverse architetture di lettura che hanno mostrato un funzionamento corretto nei test preliminari.

L'essenziale

Immagina di dover fotografare una corsa di formiche velocissime in una folla enorme, dove ogni formica lascia una scia di luce brevissima. Se la tua fotocamera è lenta o confusa, le formiche si fondono in una macchia indistinta. Questo è esattamente il problema che affrontano gli scienziati che studiano le particelle subatomiche nei grandi acceleratori come il LHC.

Il paper che hai condiviso parla di COFFEE3, un nuovo "occhio" elettronico (un sensore a pixel) progettato per vedere queste particelle con una precisione incredibile. Ecco la spiegazione semplice, con qualche metafora per renderla più chiara.

1. Il Problema: La Corsa delle Formiche

Gli esperimenti di fisica delle particelle stanno diventando sempre più potenti. Questo significa che ci sono miliardi di particelle che passano attraverso i sensori ogni secondo.

• La sfida: Immagina di dover contare ogni singola formica in una folla di un milione, ma devono essere contate in un tempo brevissimo (nanosecondi) e devono essere individuate anche se sono vicinissime tra loro.
• I requisiti: Il sensore deve essere:
  • Velocissimo: Per distinguere eventi che accadono a 25 nanosecondi di distanza (come due formiche che passano una accanto all'altra).
  • Preciso: Per sapere esattamente dove sono passate (con una precisione di circa 10 micron, ovvero un millesimo di millimetro).
  • Resistente: Deve sopravvivere a un ambiente "radioattivo" che distruggerebbe un normale chip elettronico.

2. La Soluzione: COFFEE3, il "Super Occhio"

Gli scienziati cinesi hanno creato COFFEE3 usando una tecnologia avanzata chiamata HVCMOS a 55nm.

• L'analogia: Se i vecchi sensori erano come vecchi telefoni con tasti grandi e lenti, COFFEE3 è come un smartphone di ultima generazione con una fotocamera ad altissima risoluzione e un processore velocissimo, tutto in un chip minuscolo.

3. Due Strategie per Due Mondi (Le Due Architetture)

Il bello di COFFEE3 è che ha due cervelli diversi (due architetture) integrati nello stesso chip, pronti per due scenari futuri:

Architettura 1: Il "Corridore Esperto" (Per la tecnologia attuale)

Questa versione è ottimizzata per la tecnologia che abbiamo oggi.

• Il problema: In questa tecnologia, i transistor (i mattoncini del chip) possono "parlare" tra loro in modo indesiderato (rumore), come se in una stanza piena di persone qualcuno urlasse e disturbasse il vicino.
• La soluzione: Hanno usato solo un tipo di transistor (NMOS) per evitare questo rumore.
• Come gestisce la folla: Immagina una fila di persone che devono passare un messaggio. Se tutti provano a parlare insieme, si crea il caos. Invece, COFFEE3 divide la fila in piccoli gruppi e usa una corsia di emergenza a due stadi. Mentre un gruppo sta passando il messaggio, il successivo è già pronto a inviare il suo, senza mai fermarsi. Questo permette di gestire un numero enorme di "formiche" (particelle) senza perdere il conto.

Architettura 2: Il "Cronometrista di Precisione" (Per la tecnologia del futuro)

Questa versione è progettata per un futuro in cui la tecnologia di produzione sarà migliorata (con un nuovo strato isolante).

• Il vantaggio: Con questo nuovo isolamento, non c'è più rumore. Quindi, ogni singolo pixel può fare calcoli complessi da solo.
• Il trucco del tempo: Invece di aspettare che il segnale arrivi al centro del chip per essere misurato, ogni pixel ha il suo orologio interno (un TDC).
• L'analogia: Immagina che ogni pixel abbia un cronometro che scatta non solo quando la formica passa, ma che misura anche esattamente a che frazione di secondo è passata. Usano una tecnica chiamata "Delay-Locked Loop" che divide un secondo in 6 fette minuscole. Questo permette di misurare il tempo con una precisione di 4,2 nanosecondi. È come se potessi dire non solo "la formica è passata alle 12:00", ma "è passata alle 12:00 e 4,2 milionesimi di secondo".

4. I Risultati: Funziona!

Il chip è stato costruito e testato.

• Test di iniezione: Hanno simulato l'arrivo di una particella inviando un segnale elettrico diretto. Il chip ha risposto correttamente, come un semaforo che diventa verde al momento giusto.
• Test al laser: Hanno usato un laser per simulare una particella reale. Il chip ha registrato l'evento, ha calcolato il tempo e ha inviato i dati corretti al computer.
• Conclusione: Entrambi i "cervelli" (le due architetture) funzionano come previsto.

In Sintesi

COFFEE3 è un prototipo rivoluzionario per la fisica delle particelle. È come se avessimo costruito una telecamera capace di filmare una gara di Formula 1 in slow-motion, distinguendo ogni singola goccia di pioggia che colpisce l'auto, anche se la telecamera è esposta a una tempesta di radiazioni.

Questo chip è un passo fondamentale per i futuri aggiornamenti degli esperimenti al CERN (LHCb) e per i futuri collisori di elettroni e positroni (CEPC), permettendo agli scienziati di vedere l'universo con dettagli mai visti prima.

Sommario tecnico

Titolo

COFFEE3: Prototipo di sensore a pixel HVCMOS da 55nm per applicazioni di fisica delle alte energie

1. Il Problema e il Contesto

Gli esperimenti di fisica delle alte energie (HEP) di nuova generazione, in particolare l'aggiornamento LHCb Upgrade II e il rivelatore interno (ITK) del futuro Collisore Circolare Elettrone-Positrone (CEPC), richiedono sistemi di tracciamento a pixel estremamente avanzati. Le sfide principali includono:

• Radiazioni: Necessità di resistenza a un flusso di neutroni fino a $3 \times 10^{15} \text{ neq/cm}^2$.
• Alta densità di impatti: Capacità di gestire densità di hit fino a 100 MHz/cm².
• Risoluzione temporale: Necessità di una risoluzione temporale di pochi nanosecondi (target < 5 ns) per distinguere i passaggi di particelle in un intervallo di 25 ns (bunch crossing).
• Risoluzione spaziale: Precisione di circa 10 μm per ricostruire accuratamente le traiettorie delle particelle cariche in campo magnetico.
• Consumo energetico: Limitazione a meno di 200 mW/cm².

I processi precedenti (180 nm o 150 nm) mostrano limiti nell'integrazione di circuiti analogici e digitali complessi in aree compatte. Il processo HVCMOS a 55 nm offre la soluzione ideale, ma richiede validazione specifica per queste applicazioni estreme.

2. Metodologia e Progettazione

Il progetto COFFEE3 è il successore del prototipo di validazione COFFEE2. È stato progettato per verificare due diverse architetture di lettura, ciascuna ottimizzata per un tipo specifico di processo tecnologico HVCMOS:

Architettura 1: Circuiti in-pixel solo NMOS (Processo Triple-Well Attuale)

• Contesto: Ottimizzata per il processo triple-well attuale, dove i diodi di rilevamento in Deep-Nwell sono soggetti a diafonia con i transistor PMOS ospitati in Nwell.
• Soluzione: Adotta una circuiteria solo NMOS all'interno del pixel per mitigare la diafonia.
• Innovazioni:
  • I segnali dei comparatori di una colonna vengono instradati a moduli di fine colonna (EOC).
  • Per gestire l'alta densità di hit, i pixel di una colonna sono suddivisi in gruppi paralleli (es. 4 pixel adiacenti in 4 gruppi) per ridurre l'effetto pile-up.
  • Utilizzo di un'unità di elaborazione del segnale a due stadi in pipeline per registrare il prossimo segnale mentre trasmette quello corrente, riducendo i tempi morti.
  • Misurazione di TOA (Time of Arrival) e TOT (Time over Threshold) con un clock di sistema di 25 ns.

Architettura 2: Misurazione temporale a livello di pixel (Processo Futuro con Isolamento)

• Contesto: Progettata per un processo futuro modificato che include uno strato di isolamento in buried layer di tipo P, eliminando la diafonia e permettendo l'uso di circuiti CMOS completi (NMOS + PMOS) nel pixel.
• Soluzione: Implementa una misurazione temporale fine e la memorizzazione direttamente nel pixel.
• Innovazioni:
  • Utilizza un convertitore TDC (Time-to-Digital Converter) distribuito.
  • Un VCDL (Voltage-Controlled Delay Line) viene replicato in ogni pixel, sincronizzato da un DLL (Delay-Locked Loop) periferico.
  • Il VCDL divide un ciclo di clock (25 ns) in 6 fasi.
  • Risoluzione: Campionando 5 fasi per il fronte di salita e 2 per quello di discesa, si ottiene una risoluzione temporale stimata di 4.2 ns per il TOA e 8.4 ns per il TOT.
  • Uso di celle SRAM per la memorizzazione dei timestamp, ottimizzando il consumo energetico riducendo le correnti di transizione rispetto ai buffer tradizionali.

3. Risultati Preliminari

Il chip COFFEE3 è stato prodotto nel gennaio 2025 e testato a maggio 2025. I test preliminari hanno confermato il corretto funzionamento di entrambe le architetture:

• Test di iniezione di carica (Architettura 1): I circuiti analogici (CSA e Comparatore) hanno risposto correttamente agli impulsi di iniezione. I dati seriali e le informazioni di indirizzo sono stati decodificati correttamente.
• Test al laser (Architettura 2): La catena di lettura completa è stata validata. I valori di TOT misurati con diverse soglie di comparatore corrispondono alle simulazioni circuitali.
• Validazione del TDC: Il sistema DLL ha fornito i ritardi di fase del clock come previsto (spostamento di $\pi/3$ per ogni tap).
• Integrità dei dati: I pacchetti di trasmissione validi contengono gli indirizzi di riga e colonna corretti corrispondenti agli impatti simulati.

4. Contributi Chiave

1. Validazione del processo 55nm HVCMOS: Conferma della fattibilità di utilizzare questo processo avanzato per sensori di tracciamento ad alta densità e alta radiazione.
2. Dualità Architetturale: Sviluppo simultaneo di due soluzioni distinte per adattarsi sia al processo industriale attuale (triple-well) che alle future modifiche di processo (isolamento P-type), massimizzando la flessibilità per gli esperimenti futuri.
3. Gestione dell'Alta Densità: Introduzione di tecniche di grouping parallelo e pipeline a due stadi nell'Architettura 1 per gestire il flusso di dati ad alta frequenza.
4. TDC Integrato: Implementazione di un TDC a livello di pixel nell'Architettura 2, raggiungendo una risoluzione temporale di ~4.2 ns senza ricorrere a circuiti periferici complessi per ogni pixel.

5. Significato e Prossimi Passi

Il successo di COFFEE3 rappresenta un passo fondamentale verso la realizzazione dei rivelatori per LHCb Upgrade II e CEPC ITK.

• Impatto Scientifico: Il chip soddisfa i requisiti critici di risoluzione temporale (<5 ns) e spaziale (~10 μm) necessari per distinguere eventi in condizioni di luminosità estrema.
• Lavoro Futuro: Le ricerche successive si concentreranno sulla caratterizzazione completa delle prestazioni, inclusi:
  • Misura precisa della risoluzione temporale e spaziale.
  • Test di efficienza di rivelazione e raccolta di carica.
  • Test di irradiazione per verificare la resistenza alle radiazioni.
  • Test con fasci di particelle (minimo ionizzanti) da acceleratori o raggi cosmici.

In sintesi, COFFEE3 dimostra che l'uso di processi CMOS ad alta tensione (HVCMOS) a 55 nm è una via promettente e tecnicamente valida per la prossima generazione di rivelatori di particelle, offrendo un compromesso ottimale tra prestazioni, consumo energetico e resistenza alle radiazioni.