Behavioral-Level Simulation of Digital Readout for COFFEE at LHCb Upstream Pixel Tracker

Questo articolo descrive la simulazione a livello comportamentale della circuiteria di lettura digitale per i sensori COFFEE, sviluppata per il tracker a pixel Upstream di LHCb, che ha validato l'efficienza del meccanismo di scarico di colonna e guidato l'architettura di lettura periferica adottata nei prototipi COFFEE3 e CHiR.

L'essenziale

Immagina di dover costruire un sistema di sicurezza ultra-veloce per un aeroporto che sta per diventare il più affollato della storia. Questo è esattamente ciò che stanno facendo gli scienziati con il progetto COFFEE per l'esperimento LHCb al CERN.

Ecco una spiegazione semplice di cosa dice questo articolo, usando metafore quotidiane.

1. Il Problema: L'Aeroporto in Tensione

Immagina che il "LHCb Upgrade II" sia un aeroporto dove gli aerei (le particelle) atterrano 40 milioni di volte al secondo. I sensori COFFEE sono come telecamere di sicurezza posizionate vicinissime alla pista di atterraggio.

• La sfida: In certi momenti, le telecamere devono registrare così tante persone che passano (hit) che rischiano di andare in tilt. Se la telecamera è lenta, perde le persone che passano dopo.
• L'obiettivo: Capire se il sistema digitale che legge queste telecamere è abbastanza veloce da non perdere nessun "passeggero" (particella), anche quando la folla è enorme.

2. La Soluzione: Il Corridoio a Scorrimento (Readout Mechanism)

Il cuore del sistema è come le telecamere inviano i dati al computer centrale.

• L'analogia del corridoio: Immagina che ogni telecamera sia in cima a un corridoio. Quando una persona passa, la telecamera deve scriverlo su un foglio e passarlo giù per il corridoio.
• Il collo di bottiglia: Se il corridoio è lento (il ciclo di lettura dura troppo), la telecamera successiva non può scrivere il suo nuovo dato perché il foglio precedente è ancora bloccato.
• La scoperta: Gli scienziati hanno simulato questo scenario e hanno scoperto che il corridoio deve essere svuotato in meno di 100 nanosecondi (un tempo brevissimo, come il battito di un ciglio in un miliardesimo di secondo).
  • Se è più veloce di 100 ns: Il sistema funziona al 100%, non perde nessuno.
  • Se è più lento: Il sistema inizia a perdere dati, specialmente nelle zone più affollate, creando errori nel conteggio finale.

3. La Gestione della Folla: Il Magazzino Intelligente (Buffer e Memoria)

A volte, non arrivano persone una alla volta, ma arrivano in gruppi improvvisi (burst), come un'onda di turisti che scende da un aereo.

• Il problema: Il sistema deve avere un "magazzino" (memoria) abbastanza grande per accogliere queste ondate improvvise senza schiacciare nessuno.
• La metafora del magazzino circolare: Immagina un magazzino rotante con molte celle. Quando arriva un'onda di dati, vengono messi in una cella. Il magazzino ruota per farli uscire ordinatamente.
• La coda: A volte, a causa di piccoli ritardi, alcuni dati arrivano molto più tardi degli altri (la "coda lunga"). Se il magazzino è troppo piccolo e taglia via questi dati in ritardo, si perdono informazioni preziose.
• Il risultato: La simulazione ha detto che serve un magazzino molto grande per gestire le peggiori ondate di folla. Tuttavia, la maggior parte del tempo questo magazzino è vuoto! È come avere un hotel di 1000 stanze per ospitare 10 persone: spreco di spazio.
• Il futuro: Gli scienziati stanno pensando a un "cameriere più intelligente" (algoritmi di scheduling) che possa gestire le stanze in modo dinamico, risparmiando spazio ed energia.

4. L'Autostrada dei Dati (Output Links)

Infine, c'è il problema di come portare tutti questi dati fuori dall'aeroporto.

• L'analogia: Immagina 6 autostrade a 8 corsie ciascuna.
• La scoperta: Anche con la folla più grande, queste autostrade riescono a smaltire il traffico quasi al 100% della loro capacità. Non c'è ingorgo. Il sistema è ben progettato per gestire il picco massimo di passeggeri.

In Sintesi

Questo articolo è come un test di stress per un sistema di sicurezza futuristico.

1. Hanno simulato la peggior folla possibile.
2. Hanno scoperto che la "velocità di svuotamento" dei dati deve essere estremamente rapida (sotto i 100 nanosecondi).
3. Hanno calcolato quanto deve essere grande il "magazzino" temporaneo per non perdere dati durante le ondate di folla.
4. Hanno confermato che le "autostrade" per inviare i dati sono sufficienti.

Grazie a questi test virtuali, gli ingegneri possono costruire i chip fisici (come il COFFEE3 e il CHiR menzionati nel testo) sapendo esattamente come devono essere fatti per funzionare perfettamente nel mondo reale, evitando costosi errori di progettazione. È come fare un "prova generale" prima del grande spettacolo.

Sommario tecnico

Sintesi Tecnica: Simulazione a Livello Comportamentale della Lettura Digitale per COFFEE nel Tracker a Pixel Upstream di LHCb

1. Il Problema

Il documento affronta le sfide critiche poste dal Tracker a Pixel Upstream (UP) previsto per l'aggiornamento di LHCb (Upgrade II). In questa configurazione, i chip più interni saranno posizionati a soli 4 cm dal tubo del fascio, operando in un ambiente di luminosità estremamente elevata ($1.0 \times 10^{34} \, \text{cm}^{-2}\text{s}^{-1}$) con incroci di fascio (BX) a 40 MHz.
Le condizioni operative prevedono tassi di impatto di particelle fino a 322,5 MHz per chip, con una distribuzione non uniforme e "a raffica" (bursty). Le sfide principali sono:

• Garantire un'efficienza di rilevamento vicina al 100% nonostante l'alta densità di hit.
• Gestire il traffico dati non uniforme e le code di lettura senza perdere eventi.
• Progettare circuiti di lettura digitale (ASIC) che possano gestire la larghezza di banda limitata dei link di uscita, richiedendo formati dati compressi (BXID-sharing) e grandi risorse di memoria per gestire le code temporali.

2. Metodologia

Gli autori hanno sviluppato un modello di simulazione a livello comportamentale utilizzando SystemC per i circuiti di lettura dei pixel e periferici.

• Input dei dati: Sono stati utilizzati eventi di impatto generati tramite simulazione Monte Carlo (MC) basati su 50.000 collisioni protone-protone a bias minimo, con una dimensione media del cluster di 1,5.
• Campioni di studio: Due chip "peggiori" (Case Worst-Case) sono stati selezionati per la simulazione: il "Chip 2" (il più caldo, 322,5 MHz) e il "Chip 1" (274,9 MHz, con distribuzione non uniforme).
• Parametri simulati:
  • Il meccanismo di lettura a scarica di colonna (column-drain) adottato da COFFEE3.
  • L'architettura di lettura periferica adattata al formato dati "BXID-sharing".
  • La distribuzione del tempo sopra soglia (TOT) e i ritardi di latenza.
• Approccio: A differenza delle medie di densità di hit, la simulazione ha incorporato le fluttuazioni stocastiche degli eventi MC per ottenere risultati più realistici e affidabili riguardo al traffico dati.

3. Contributi Chiave

Il lavoro fornisce due contributi fondamentali per la progettazione dei sensori COFFEE:

1. Analisi del meccanismo di lettura a scarica di colonna: È stato determinato l'impatto critico della durata del ciclo di lettura singolo sull'efficienza del chip.
2. Progettazione dell'architettura di lettura periferica: È stata sviluppata e valutata un'architettura specifica per il formato dati condiviso (BXID-sharing), che include un buffer circolare multi-banca globalmente condiviso e logiche di correzione del tempo di arrivo (TOA) on-chip.

4. Risultati

I risultati della simulazione hanno portato a conclusioni quantitative precise:

• Efficienza di Lettura (COFFEE3):

  • Il meccanismo di lettura a scarica di colonna raggiunge un'efficienza quasi del 100% solo se la durata del ciclo di lettura singolo (READ signal width) non supera i 100 ns.
  • Superati i 100 ns, l'efficienza cala drasticamente. Inoltre, per cicli >100 ns, si osservano variazioni significative di efficienza tra diverse colonne doppie a causa della distribuzione non uniforme degli hit, il che introdurrebbe bias sistematici nelle quantità fisiche ricostruite.
  • Il chip COFFEE3 (progettato per il 2025) utilizzerà questo meccanismo con un ciclo di lettura $\le$ 100 ns.

• Risorse di Memoria e Latenza (Architettura Periferica):

  • L'uso del formato "Normal Compact" riduce il numero di bit necessari del ~40% rispetto al formato normale.
  • La latenza dall'impatto alla ricezione del pacchetto dati nel buffer circolare segue una distribuzione con una "coda lunga" (fino a 215 cicli di clock a 40 MHz), dovuta principalmente alle code di attesa nei pixel.
  • Per evitare perdite di efficienza tagliando questa coda, sono necessarie grandi risorse di memoria. La simulazione indica che un FIFO profondo circa 23 è necessario per gestire l'occupazione massima.
  • Il buffer circolare richiede una larghezza di 16 bit e una profondità pari al numero massimo di hit per BXID/chip.

• Utilizzo della Larghezza di Banda:

  • Con 6 link di uscita a 1,28 Gbps, l'utilizzo della banda è estremamente elevato (dal 99,8% al 67,3% a seconda del link e della priorità), confermando che l'architettura proposta è sufficiente per le regioni a massima densità di hit.
  • L'occupazione massima del FIFO asincrono di backend è rimasta bassa (4-6 parole), indicando un buon flusso dati.

5. Significato e Implicazioni

Questo studio è cruciale per il successo dell'Upgrade II di LHCb:

• Guida al Design: I risultati hanno direttamente guidato le scelte progettuali per i futuri ASIC. Il meccanismo di lettura a scarica di colonna con ciclo $\le$ 100 ns è stato implementato in COFFEE3 (realizzato nel 2025), mentre l'architettura di lettura periferica adattata al formato BXID-sharing è stata implementata in CHiR (taped out all'inizio del 2026).
• Ottimizzazione delle Risorse: La simulazione ha dimostrato che, sebbene siano necessarie grandi risorse di memoria per gestire le code di latenza, la maggior parte di queste risorse rimane inattiva per la maggior parte del tempo. Questo apre la strada a futuri lavori su algoritmi di scheduling più intelligenti per ottimizzare l'uso della memoria.
• Affidabilità Fisica: Garantire un'efficienza uniforme e vicina al 100% è essenziale per evitare bias sistematici nelle misurazioni fisiche ad alta luminosità.

In sintesi, il lavoro dimostra che è possibile gestire i tassi di impatto estremi previsti per LHCb Upgrade II attraverso una combinazione di cicli di lettura ultra-brevi e un'architettura di buffering intelligente, validata da simulazioni comportamentali dettagliate basate su dati reali Monte Carlo.