Identification and mitigation of memory block timing issue in ITk ABCStar during ASIC production

Questo documento descrive l'identificazione di un difetto temporale nell'ASIC ABCStar che minacciava i rendimenti di produzione e la sua efficace mitigazione mediante una combinazione dell'aumento della tensione operativa del core e della regolazione del ciclo di lavoro dell'orologio, evitando così costose modifiche al processo o riprogettazioni e consentendo la continuazione della produzione dei moduli del rivelatore ITK di ATLAS.

L'essenziale

La storia del chip "Stella" che balbettava

Immaginate l'esperimento ATLAS al CERN come una macchina fotografica massiccia e ad alta velocità che cerca di scattare foto a particelle che collidono quasi alla velocità della luce. Per farlo, ha bisogno di milioni di sensori minuscoli e super-intelligenti chiamati chip ABCStar. Questi chip sono gli "occhi" della macchina fotografica, che leggono i dati dalle strisce di silicio e li inviano a un computer centrale.

Prima che la macchina fotografica potesse essere costruita, gli ingegneri dovettero produrre questi chip. Si aspettavano che circa il 90% dei chip funzionasse perfettamente. Tuttavia, durante i test, scoprirono un problema terrificante: su alcuni lotti di chip, solo il 2% funzionava. Il resto falliva.

Il mistero: Un fantasma "proveniente dal silicio"

Gli ingegneri erano confusi. I chip che fallivano non erano rotti in modo strano; superavano quasi ogni test. Potevano leggere segnali analogici, gestire l'alimentazione ed eseguire calcoli complessi. L'unica cosa che fallivano era un test digitale specifico che verificava se potevano memorizzare e richiamare correttamente i dati.

I dati venivano archiviati in blocchi SRAM (pensate a questi come ai quaderni di memoria a breve termine del chip). Questi specifici blocchi di memoria erano stati utilizzati in molti altri chip di successo in passato. Nel settore, questo è definito "proveniente dal silicio". È come usare un design di pneumatici che è stato montato su milioni di auto senza mai avere uno scoppio. Tutti assumevano che questi pneumatici fossero perfetti.

Gli ingegneri sospettavano che la memoria stessa fosse rotta, ma si sbagliavano. La memoria era a posto. Il problema era il controllore del traffico (la "logica di incollaggio") che diceva alla memoria quando scrivere e quando leggere.

La causa radice: Un disallineamento temporale

Ecco l'analogia: Immaginate una staffetta in cui un corridore (i dati) deve passare un testimone a un compagno di squadra (la memoria) esattamente quando suona un fischio.

• Il Piano: Il fischio suona, il corridore scatta e il compagno di squadra afferra il testimone.
• La Realtà: In alcuni di questi chip, il corridore era leggermente più lento di quanto gli ingegneri pensavano. Poiché i modelli di memoria "provenienti dal silicio" si basavano su strumenti più vecchi, non tenevano conto del fatto che il corridore potesse essere un po' lento in questo specifico lotto di produzione.
• Il Risultato: Il compagno di squadra ha cercato di afferrare il testimone troppo presto. Il corridore non era ancora arrivato. Il testimone è caduto. In termini di chip, questo è un bit flip o un errore temporale. I dati sono stati corrotti.

Questo accadeva principalmente ai bordi delle wafer di silicio (come i bordi di una pizza), dove il processo di produzione è leggermente meno uniforme, rendendo i "corridori" ancora più lenti.

L'indagine: Trovare la soluzione

Il team ha dovuto trovare un modo per risolvere il problema senza buttare via milioni di dollari di chip o riprogettare tutto da zero (cosa che avrebbe richiesto anni). Hanno testato due idee principali:

1. La "spinta di velocità" (aumento della tensione)

Se il corridore è lento, dagli una sferzata di caffeina.

• La Soluzione: Hanno aumentato la tensione elettrica fornita al cervello digitale del chip da 1,20 Volt a 1,25 Volt.
• L'Effetto: Una tensione più alta fa muovere i transistor (i corridori) più velocemente. Improvvisamente, il corridore era abbastanza veloce da afferrare il testimone in tempo.
• Il Risultato: I chip che in precedenza fallivano (resa del 2%) hanno funzionato improvvisamente nell'80% dei casi.

2. La "pausa più lunga" (ciclo di lavoro dell'orologio)

Se il corridore è ancora un po' lento, dite al compagno di squadra di aspettare un po' di più prima di cercare di afferrare il testimone.

• La Soluzione: Il chip funziona con un segnale di clock che ticchetta avanti e indietro. Gli ingegneri hanno realizzato che la parte "alta" del tic (quando la logica è attiva) era troppo breve. Hanno fisicamente scambiato due fili sulla scheda di circuito in modo che la parte "alta" durasse più a lungo.
• L'Effetto: Questo ha dato alla logica più tempo per stabilizzarsi e prepararsi prima che la memoria cercasse di afferrare i dati.
• Il Risultato: Questo ha aggiunto un ulteriore livello di sicurezza, assicurando che i chip non fallissero nemmeno se diventassero un po' più vecchi o freddi.

Lo scenario "E se": Cambiare la fabbrica

Il team ha anche parlato con la fabbrica (il foundry) riguardo alla modifica del processo di produzione per rendere i transistor naturalmente più veloci.

• Il Problema: Avevano già prodotto 300 wafer con il processo "lento". Non si può disinfornare una torta. Se avessero cambiato il processo ora, avrebbero dovuto scartare tutte le wafer esistenti e ricominciare, costando una fortuna e ritardando il progetto.
• La Decisione: Hanno testato transistor "veloci" su nuove wafer sperimentali. Sebbene funzionassero, causavano altri effetti collaterali (come la modifica della sensibilità dei sensori analogici).
• Il Verdetto: Poiché la "spinta di velocità" (tensione) e la "pausa più lunga" (scambio dei fili) funzionavano perfettamente sui chip esistenti, hanno deciso di non cambiare il processo di fabbrica. Era più economico, veloce e sicuro limitarsi a modificare il modo in cui i chip venivano utilizzati.

L'esito finale

Il team ha dimostrato che semplicemente aumentando leggermente la tensione e scambiando due fili, potevano salvare il progetto.

• Resa: Sono passati da un disastro (2% funzionanti) a un successo (oltre l'80% funzionanti).
• Potenza: La tensione extra ha consumato un po' più di energia (circa il 3% in più), che il sistema di raffreddamento del rivelatore poteva gestire facilmente.
• Radiazioni: Hanno testato i chip sotto forti radiazioni (come quelle che avrebbero affrontato nel collisore di particelle) e hanno scoperto che la soluzione funzionava ancora.

La grande lezione

Il documento si conclude con una lezione cruciale per tutti gli ingegneri: Non assumere che "proveniente dal silicio" significhi perfetto.

Solo perché un componente (come il blocco di memoria) ha funzionato in passato non significa che funzionerà perfettamente in ogni nuovo progetto, specialmente quando combinato con nuove variazioni di produzione. Il team ha imparato che anche i blocchi "provenienti dal silicio" devono essere ricontrollati con gli strumenti e le condizioni specifici del nuovo progetto. Se avessero fatto questo prima, avrebbero potuto cogliere il problema prima.

Grazie a questo lavoro da detective, il rivelatore ITk di ATLAS è ora in fase di assemblaggio con questi chip, e ci si aspetta che funzionino in modo affidabile per tutta la durata dell'esperimento.

Sommario tecnico

Sintesi Tecnica: Identificazione e Mitigazione del Problema di Temporizzazione dei Blocchi di Memoria nell'ASIC ABCStar dell'ITk

Identificazione del Problema
Durante i test pre-produzione dell'ASIC ABCStar, un chip di lettura front-end misto segnale per l'aggiornamento del Tracciatore Interno (ITk) dell'ATLAS al Large Hadron Collider ad Alta Luminosità, è stato scoperto un problema critico di resa. Sebbene il progetto dell'ASIC utilizzasse blocchi di Memoria ad Accesso Casuale Statica (SRAM) "provati al silicio" con una lunga storia di funzionamento affidabile, specifici lotti di produzione hanno mostrato una resa dei wafer che è scesa da un atteso >90% fino a un minimo del 2%. I guasti erano concentrati nei vettori di test digitali (in particolare i test A02, P03 e P99) e si manifestavano come inversioni di bit intermittenti nei dati in uscita. Fondamentalmente, il formato del pacchetto in uscita rimaneva corretto, indicando che l'errore aveva origine nel payload dei dati memorizzato nei buffer SRAM (L0 e Buffer Eventi) piuttosto che nella circuiteria di uscita. I guasti erano altamente sensibili alle condizioni operative, verificandosi più frequentemente alla tensione di nucleo nominale di 1,20 V e sui chip situati verso la periferia del wafer, suggerendo un problema di margine temporale dipendente dalle variazioni di processo.

Metodologia e Determinazione della Causa Radice
Un team ad hoc multidisciplinare ha impiegato un'analisi "shmoo plot" per mappare i risultati dei test attraverso parametri operativi multidimensionali, variando specificamente la tensione del nucleo digitale e il ciclo di lavoro dell'orologio.

• Sensibilità alla Tensione: I test hanno rivelato che l'aumento della tensione del nucleo digitale da 1,20 V a 1,25 V ha migliorato significativamente le rese, suggerendo che il problema fosse legato alla velocità dei transistor piuttosto che a un errore logico fondamentale.
• Sensibilità al Ciclo di Lavoro: L'aumento del ciclo di lavoro dell'orologio (mantenendo l'orologio alto più a lungo) ha ridotto anche i guasti, fornendo più tempo agli stati logici per propagarsi attraverso la "logica di incollaggio" che interfaccia le SRAM prima che il fronte di discesa dell'orologio a 40 MHz attivasse un'operazione di lettura/scrittura.
• Causa Radice: L'indagine ha determinato che i modelli temporali per i blocchi SRAM "provati al silicio" erano inaccurati. Questi modelli erano stati generati manualmente utilizzando strumenti di progettazione legacy e non rappresentavano pienamente le prestazioni dei blocchi sotto le specifiche variazioni di processo di produzione della fonderia CMOS misto segnale a 130 nm. Di conseguenza, la logica di controllo sintetizzata soddisfaceva i vincoli temporali forniti (ma inaccurati), risultando in un temporale marginale negli ASIC fisici.

Indagine sulle Opzioni di Mitigazione
Due strategie di mitigazione principali sono state perseguite in parallelo:

1. Modifiche ai Parametri Operativi In-Situ: Modifica delle condizioni operative degli ASIC già prodotti.
2. Modifiche al Processo di Produzione: Collaborazione con la fonderia per alterare le caratteristiche dei transistor dei futuri wafer.

Analisi di Tensione e Ciclo di Lavoro:
Test estensivi su wafer di "lotti difettosi" hanno dimostrato che l'aumento della tensione del nucleo digitale a 1,25 V ha ripristinato le rese a oltre l'80% anche sui wafer con le prestazioni peggiori. Studi termoelettrici hanno confermato che questo aumento di tensione avrebbe comportato solo un aumento di circa il 2,8% nella dissipazione totale di potenza, ben entro le capacità di raffreddamento e alimentazione dell'infrastruttura del rivelatore ITk. Inoltre, i test di radiazione (fino a 100 Mrad) e i cicli termici (fino a -40°C) hanno confermato che l'impostazione a 1,25 V forniva un margine sufficiente per la vita operativa del rivelatore, poiché temperature più basse ed effetti delle radiazioni si sono rivelati migliorare la velocità dei transistor o richiedere solo lievi aggiustamenti di tensione.

Per quanto riguarda l'orologio, il controller HCCStar forniva un ciclo di lavoro leggermente inferiore al 50% (circa 49%). Poiché un ciclo di lavoro più alto migliorava l'affidabilità, il team ha proposto di scambiare fisicamente i segnali positivo e negativo della coppia di orologi differenziali a Segnalazione a Bassa Tensione Scalabile (SLVS) tra HCCStar e ABCStar. Questa semplice modifica hardware garantiva un ciclo di lavoro >50% (specificamente 51%), fornendo un margine temporale aggiuntivo senza ridisegnare il generatore di orologio.

Analisi della Modifica di Processo:
La fonderia ha proposto modifiche sperimentali al processo, inclusa la riduzione delle dimensioni delle porte dei transistor di 2 nm o 4 nm e l'uso di una tecnica proprietaria di "transistor più veloce". Sebbene queste modifiche migliorassero le prestazioni digitali, introducevano spostamenti significativi nel comportamento della circuiteria analogica (ad esempio, tensione di riferimento bandgap, guadagno) che avrebbero richiesto una nuova caratterizzazione dell'intero chip. Inoltre, queste modifiche non potevano essere applicate ai 300 wafer già prodotti, il che avrebbe reso necessario il loro scarto.

Risultati Chiave

• Recupero della Resa: Implementando le mitigazioni di tensione e ciclo di lavoro, la resa dei wafer con le prestazioni peggiori è stata recuperata da ~2% a >80%.
• Metriche Finali di Produzione: Con i nuovi parametri operativi (tensione di nucleo 1,25 V e segnali di orologio scambiati), la resa finale di Categoria A ha raggiunto l'85,88% e la resa di Categoria A+B ha raggiunto l'89,94%, allineandosi alle aspettative originali del progetto.
• Validazione: Test completi hanno confermato che le condizioni operative modificate garantivano un funzionamento affidabile su tutto l'intervallo di temperature previste (-16°C a -28°C) e dosi di radiazione per la vita operativa del rivelatore ITk.
• Decisione: Il team ha deciso di procedere con le modifiche ai parametri operativi in-situ per tutti i wafer esistenti e futuri, evitando la necessità di un costoso ridisegno dell'ASIC o lo scarto dei wafer già prodotti.

Significato e Lezioni Apprese
Il documento descrive la risoluzione riuscita di un sottile problema di temporizzazione che minacciava la produzione di un componente critico per l'aggiornamento HL-LHC. Il significato principale risiede nella dimostrazione che un blocco di progetto "provato al silicio", quando riutilizzato senza una nuova simulazione rispetto ai casi limite specifici del processo, può introdurre un temporale marginale che si manifesta solo sotto specifiche variazioni di processo.

Gli autori sottolineano due lezioni chiave per lo sviluppo futuro di ASIC:

1. Ri-simulazione dei Blocchi Riutilizzati: Anche per blocchi con una lunga storia, l'affidamento allo status "provato al silicio" senza una nuova simulazione rispetto ai modelli di processo specifici della fonderia comporta rischi.
2. Test delle Variazioni di Processo: Per intercettare tali progetti marginali prima della produzione completa, gli autori raccomandano di richiedere wafer "a strisce" dalle fonderie (contenenti chip con variazioni di processo estreme su un singolo wafer) o di condurre test precoci a tensioni ridotte per simulare i casi limite di processo e determinare i margini operativi.

La mitigazione riuscita ha permesso alla produzione del modulo a strisce dell'ITk di procedere secondo i tempi previsti, con l'integrazione del rivelatore che inizierà alla fine del 2025 e la messa in servizio programmata per il 2028.