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RTL-BenchLS: A Large-Scale Benchmark for RTL Reasoning and Generation with Large Language Models

Questo articolo introduce RTL-BenchLS, un benchmark su larga scala che presenta oltre 10.000 progetti Verilog formalmente verificati e tre nuovi compiti di ragionamento auto-supervisionato che superano i limiti di scalabilità degli benchmark esistenti per valutare rigorosamente e guidare lo sviluppo di LLM per l'automazione della progettazione hardware.

Autori originali: Jing Wang, Shang Liu, Wenji Fang, Yuchao Wu, Yugao Zhu, Zhiyao Xie

Pubblicato 2026-06-09

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CC BY 4.0

Autori originali: Jing Wang, Shang Liu, Wenji Fang, Yuchao Wu, Yugao Zhu, Zhiyao Xie

Articolo originale sotto licenza CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Questa è una spiegazione generata dall'IA dell'articolo qui sotto. Non è stata scritta né approvata dagli autori. Per precisione tecnica, consulta l'articolo originale. Leggi il disclaimer completo

Immagina di dover insegnare a un apprendista brillante ma inesperto come costruire circuiti elettronici complessi (chiamati progetti RTL) usando solo istruzioni in linguaggio naturale. Per vedere se l'apprendista sta effettivamente imparando, hai bisogno di un test.

Per molto tempo, i test utilizzati per valutare questi "apprendisti" IA (Large Language Models o LLM) sono stati come libri da colorare per l'asilo. Erano piccoli, semplici e l'IA poteva facilmente ottenere un punteggio perfetto semplicemente memorizzando gli schemi. L'articolo sostiene che abbiamo bisogno di un vero cantiere edile del mondo reale per vedere se queste IA sono effettivamente in grado di fare il lavoro.

Ecco la storia di RTL-BenchLS, il nuovo test, molto più difficile, introdotto nell'articolo.

1. Il Probleo: I Test "dell'Asilo"

I test esistenti erano troppo facili. Avevano:

Troppo pochi progetti: Come avere solo 50 piccoli puzzle invece di migliaia.
Troppo semplici: Come chiedere all'IA di costruire un singolo mattoncino Lego invece di un intero castello.
Un solo trucco: Chiedevano principalmente all'IA di tradurre una frase in codice. Una volta che l'IA diventava brava in questo, il test smetteva di essere utile perché l'IA stava "saturando" (ottenendo il 100% su tutto).

Inoltre, si pensava che creare un test più difficile fosse impossibile. Perché? Perché per creare un test difficile, di solito è necessario che un esperto umano scriva la "chiave di risposta" (un testbench) per ogni singolo puzzle. Non ci sono abbastanza esperti umani per farlo per 10.000 circuiti complessi.

2. La Soluzione: Uno "Specchio Magico" che si Auto-Verifica

I ricercatori hanno costruito RTL-BenchLS, una massiccia libreria di oltre 10.000 progetti di circuiti verificati. Questi non sono piccoli mattoncini; sono strutture complesse, alcune con quasi 500 righe di codice.

Per risolvere il problema della "chiave di risposta" senza assumere migliaia di esseri umani, hanno inventato tre nuovi tipi di puzzle che agiscono come uno specchio magico. L'IA deve dimostrare di comprendere il circuito eseguendo azioni che devono funzionare se comprende davvero la logica, piuttosto che limitarsi a indovinare la risposta corretta.

I Tre Nuovi Puzzle:

Puzzle 1: La Sfida "Riassumi e Ricostruisci" (Ragionamento Round-Trip)

L'impostazione: Fornisci all'IA uno schema di un circuito complesso.
Il compito: L'IA deve prima scrivere un riassunto di come funziona (come una ricetta) e poi, usando solo quel riassunto, ricostruire esattamente lo stesso circuito da zero.
L'insidia: Se il riassunto omette anche un solo minimo dettaglio, il circuito ricostruito sarà diverso. Il sistema controlla se il nuovo circuito è identico all'originale.
Analogia: È come chiedere a uno chef di assaggiare un piatto complesso, scrivere la ricetta e poi cucinare di nuovo il piatto partendo da quegli appunti. Se il gusto è diverso, ha fallito.

Puzzle 2: La Sfida del "Pezzo Mancante" (Ragionamento con Contenuto Mascherato)

L'impostazione: Mostri all'IA un circuito, ma copri un blocco specifico di codice con un adesivo "vuoto".
Il compito: L'IA deve guardare il codice circostante e la descrizione del punto vuoto per capire esattamente cosa c'era sotto l'adesivo e riempirlo correttamente.
Analogia: Immagina un puzzle in cui un pezzo è nascosto. Devi guardare l'immagine intorno al buco e indovinare esattamente che aspetto ha il pezzo mancante per completare l'immagine.

Puzzle 3: La Sfida del "Detective dei Bug" (Ragionamento su Repository e Problemi)

L'impostazione: Fornisci all'IA un'intera cartella di codice (un progetto) e un reclamo da parte di un utente che dice: "Questa parte è rotta!"
Il compito: L'IA deve trovare la parte rotta in l'enorme cartella di codice e ripararla in modo che funzioni esattamente come farebbe la "correzione aurea" di un esperto umano.
Analogia: Consegni a un meccanico un'auto che fa un rumore strano e un appunto che dice "sembra un cigolio". Il meccanico deve trovare l'esatta vite allentata nel motore e ripararla, senza rompere nient'altro.

3. I Risultati: L'IA è Ancora un "Novizio"

I ricercatori hanno testato 8 dei modelli di IA più intelligenti su questo nuovo benchmark difficile. I risultati sono stati illuminanti:

Sui vecchi test facili: Le migliori IA ottenevano quasi l'88% di correttezza.
Sui nuovi test difficili:
- Round-Trip (Riassumi e Ricostruisci): La migliore IA ha ottenuto solo circa il 23% di correttezza.
- Pezzo Mancante: La migliore IA ha ottenuto circa il 28% di correttezza.
- Detective dei Bug: La migliore IA ha ottenuto solo il 12% di correttezza.

Cosa significa questo: Anche le IA più intelligenti sono attualmente pessime nel comprendere davvero la logica complessa dell'hardware. Sono brave a imitare schemi in compiti semplici, ma quando chiedi loro di ragionare attraverso un problema complesso, faticano significativamente.

4. Perché Questo è Importante

Questo articolo non dice che l'IA non costruirà mai chip. Dice che abbiamo sopravvalutato quanto siano brave perché i nostri test erano troppo facili.

RTL-BenchLS è come spostare il test da una classe dell'asilo a una società di ingegneria professionale. Ci mostra esattamente dove l'IA sta fallendo (come confondersi con la logica complessa o perdere piccoli dettagli in un rapporto sui bug) e fornisce agli ingegneri uno strumento reale per misurare i progressi. Lascia molto spazio al miglioramento, dimostrando che il viaggio verso la progettazione hardware completamente automatizzata è solo all'inizio.

Sintesi Tecnica: RTL-BenchLS

Definizione del Problema

Il campo dell'automazione del design hardware sta sfruttando sempre più i Large Language Models (LLM) per la generazione e il ragionamento a livello di Register Transfer Level (RTL). Tuttavia, il progresso in questo dominio è ostacolato dai limiti dei benchmark esistenti. I benchmark attuali, come VerilogEval e RTLLM, soffrono di due carenze primarie:

Scala e Complessità Limitate: I dataset esistenti contengono un numero ridotto di design (tipicamente <200) che sono prevalentemente compiti semplici, a modulo singolo, con meno di 100 righe di codice (LoC). Essi non riescono a rappresentare la complessità dei sottosistemi hardware del mondo reale.
Ambito dei Task Stretto e Scarsità di Dati: La maggior parte dei benchmark si concentra esclusivamente sulla generazione da specifica a RTL. Scalare questi benchmark è fondamentalmente difficile perché richiedono dati "allineati" — specificamente, la triade composta da specifiche in linguaggio naturale, codice RTL e testbench scritti manualmente. Tali dati di alta qualità e allineati sono scarsi nel dominio pubblico, causando la saturazione delle prestazioni dei modelli all'avanguardia sui task attuali e rendendo impossibile distinguere le capacità dei modelli o guidare lo sviluppo ulteriore.

Metodologia

Per affrontare queste limitazioni, gli autori introducono RTL-BenchLS, un benchmark su larga scala composto da oltre 10.000 design Verilog formalmente verificati. La metodologia si concentra su due pilastri: la costruzione dei dati e il design di nuovi task.

Costruzione dei Dati

Il dataset aggrega 10.028 design da cinque fonti:

Repository del Mondo Reale (S1): 971 moduli estratti da oltre 25 progetti open-source (ad es. NVIDIA DLA, OpenC910, HummingBird E200), fornendo una complessità specifica del dominio.
Corpora Generati da LLM (S2–S5): Circa 9.000 moduli distillati da corpora di addestramento esistenti (OriGen, AutoVCoder, RTLPP, MG-Verilog) per fornire scala e diversità strutturale.

Gli autori impiegano una rigorosa pipeline di filtraggio per garantire la qualità:

Filtraggio della Complessità: I design vengono filtrati in base alle Linee di Codice (LoC) e al Numero di Moduli (NoM), risultando in una media di 63 LoC (massimo 479 LoC), significativamente superiore ai benchmark precedenti.
Potatura della Similarità: La similarità a coppie (utilizzando TF-IDF e la similarità del coseno) viene calcolata per rimuovere i duplicati quasi identici.
Verifica Formale: Ogni design mantenuto è sottoposto a controllo di equivalenza logica (LEC) o controllo di equivalenza sequenziale (SEC) tramite strumenti industriali (Cadence Conformal e JasperGold). Ciò garantisce che tutti i design siano funzionalmente corretti senza fare affidamento su testbench curati manualmente.

Nuovi Task del Benchmark

RTL-BenchLS introduce tre task che valutano congiuntamente il ragionamento e la generazione, andando oltre la semplice generazione da specifica a RTL:

Ragionamento Round-Trip (Auto-supervisionato): L'LLM deve comprimere un design RTL originale $D$ in un astretto intermedio $A$ (in formati come Linguaggio Naturale, Diagramma-stile NL, Codice Eseguibile o Free-form) e poi ricostruire un RTL $D'$ funzionalmente equivalente da $A$ . Il successo è definito da $D' \equiv D$ tramite verifica di equivalenza formale. Ciò elimina la necessità di etichette esterne.
Ragionamento su Contenuto Mascherato (Auto-supervisionato): Un blocco di codice o un sotto-modulo viene mascherato nel design. L'LLM deve generare una descrizione concisa della logica mascherata e poi ricostruire il codice mancante basandosi sul contesto circostante. Il successo è verificato controllando se il design ricostruito è equivalente all'originale.
Ragionamento su Issue di Repository: All'LLM viene fornito un rapporto di problema reale (commento) e il contesto del repository (incluso il codice errato) e deve generare una correzione che sia funzionalmente equivalente alla patch "golden" dello sviluppatore. Questo task valuta la comprensione del contesto lungo e il debugging cross-artifact.

Contributi Chiave

Scala Senza Precedenti: Il benchmark fornisce oltre 10.000 design formalmente verificati, due ordini di grandezza più grandi dei benchmark che supportano la verifica funzionale.
Complessità Diversificata: I design coprono un intervallo di complessità più ampio (fino a 495 LoC) rispetto ai moduli prevalentemente semplici dei benchmark esistenti.
Paradigma Auto-supervisionato: Due dei tre task sono auto-supervisionati, risolvendo l'ostacolo dell'allineamento dei dati che storicamente ha impedito la scalabilità dei benchmark.
Infrastruttura di Verifica Formale: Il framework di valutazione si basa interamente sul controllo di equivalenza formale (LEC/SEC), rimuovendo la dipendenza dai testbench manuali e garantendo una verifica della correttezza rigorosa e automatizzata.
Valutazione Esaustiva: Il paper valuta otto LLM allo stato dell'arte (inclusi GPT-4o, Claude Sonnet/Haiku, DeepSeek, Qwen e LLaMA) attraverso tutti i task.

Risultati Sperimentali

La valutazione rivela che gli attuali LLM affrontano sfide significative nel ragionamento e nella generazione RTL, con prestazioni molto al di sotto dei livelli di saturazione osservati nei benchmark più semplici:

Ragionamento Round-Trip: Anche il miglior modello (Claude Sonnet-4.5) raggiunge solo un tasso di successo del ~23% nel ragionamento round-trip in linguaggio naturale. Le prestazioni variano significativamente in base al formato dell'astratto; gli abstract in codice eseguibile (Python/C) performano meglio (~39–52%) rispetto al puro linguaggio naturale.
Ragionamento su Contenuto Mascherato: Le prestazioni sono più uniformi tra i modelli, con il migliore (LLaMA-3.3-70B) che raggiunge il ~28%.
Risoluzione di Issue di Repository: Questo è il task più impegnativo. Anche in un setting semplificato in cui la regione errata è fornita, il miglior modello (DeepSeek-v3.2) raggiunge solo il ~12%.
Confronto: Quando gli stessi modelli vengono testati sui benchmark esistenti (VerilogEval, RTLLM) utilizzando il nuovo task round-trip, le prestazioni calano drasticamente (ad esempio, LLaMA-3.3 scende dal 53.2% al 12.2%), confermando che RTL-BenchLS è sostanzialmente più impegnativo.

Significato e Rivendicazioni

Gli autori affermano che RTL-BenchLS rappresenta un passo critico in avanti per la comunità dell'automazione del design hardware. Fornendo un dataset su larga scala, formalmente verificato con task auto-supervisionati, il benchmark:

Rompe il Collo di Bottiglia della Scalabilità: Dimostra che un design efficace dei task può superare la scarsità di etichette allineate, consentendo la creazione di benchmark molto più grandi e diversificati.
Rivela i Reali Gap di Capacità: I bassi tassi di successo (12–28%) rispetto alla quasi saturazione dei vecchi benchmark indicano che gli attuali LLM mancano della profondità di ragionamento necessaria per compiti di design hardware complessi e reali.
Guida lo Sviluppo Futuro: I risultati evidenziano aree specifiche di miglioramento, come la necessità di una migliore gestione del ragionamento a contesto lungo, della logica precisa a livello di bit e dell'integrazione della verifica formale negli agenti LLM.

Il paper conclude che RTL-BenchLS lascia ampio spazio per futuri miglioramenti e funge da infrastruttura fondamentale per lo sviluppo di metodi basati su LLM più capaci per il design hardware. Il dataset, gli script di valutazione e gli strumenti di verifica sono resi pubblicamente disponibili per supportare la ricerca riproducibile.