A Cryogenic Hybrid Photonic/CMOS Controller Architecture for Scalable Superconducting Qubit Control

Sintesi Tecnica: Un'architettura di controllo ibrida fotonica/CMOS criogenica per il controllo scalabile di qubit superconduttori

Problematica
La scalabilità dei computer quantistici superconduttori verso migliaia di qubit è attualmente ostacolata dai vincoli fisici e termici delle convenzionali architetture di controllo a microonde. Gli approcci tradizionali si affidano all'elettronica a temperatura ambiente per sintetizzare impulsi a microonde, i quali vengono poi inviati allo stadio del qubit a millikelvin tramite linee coassiali RF attenuate. Con l'aumentare del numero di qubit, questo metodo crea due colli di bottiglia critici: un problema di densità di cablaggio fisico (dovuto alla proliferazione di cavi coassiali) e un problema di carico termico (dovuto al calore condotto da questi cavi e alla dissipazione di potenza attiva dell'elettronica criogenica). Sebbene i controller Cryo-CMOS spostino la generazione delle forme d'onda allo stadio a 4 K per ridurre il cablaggio, essi introducono una significativa dissipazione di potenza attiva derivante da DAC ad alta velocità, mixer e memoria. Al contrario, gli approcci basati puramente su link fotonici riducono i carichi termici del cablaggio ma tipicamente mancano di programmabilità per canale all'interno del refrigeratore, limitando la loro capacità di gestire flussi di lavoro di calibrazione dinamica, selezione degli impulsi e correzione degli errori.

Metodologia
Gli autori propongono un'architettura di controllo ibrida fotonica/CMOS criogenica che opera allo stadio a 4 K per bilanciare la riduzione del cablaggio con la programmabilità locale. Il sistema è partizionato come segue:

1. Temperatura Ambiente: Viene generato un treno di impulsi ottici condiviso e modellato (il "template"). Questo template contiene le caratteristiche temporali rapide dell'impulso (ad esempio, forme Gaussian o Square-Gaussian) ma manca dei dati di ampiezza o fase per canale.
2. Stadio a 4 K (Controller Fotonic/CMOS):
   • Distribuzione: Il treno di impulsi ottici viene distribuito a gruppi di canali locali tramite reti di fan-out passive su chip.
   • Programmabilità: Ogni canale utilizza un modulatore a risonatore ad anello micrometrico (MRR) criogenico controllato da circuiti CMOS locali a bassa velocità. Questo modulatore esegue la selezione del template (bloccando gli impulsi non programmati), la scalatura dell'ampiezza e il gating dell'impulso.
   • Conversione e Modellazione: Un fotodiodo (PD) criogenico converte il segnale ottico in un inviluppo elettrico. Per i gate a due qubit, un circuito di campionamento e mantenimento (S/H) locale modella l'inviluppo (ad esempio, creando una regione a sommita piatta per impulsi Square-Gaussian).
   • Upconversion: L'inviluppo elettrico viene miscelato con un tono di oscillatore locale (LO) selezionato localmente. Il tono LO è distribuito otticamente come bus multi-tono e selezionato a 4 K tramite filtri passa-banda (BPF) e un selettore di fase discreto (che fornisce stati 0, $\pi/2$, $\pi$, $3\pi/2$).
3. Output: L'impulso a microonde risultante viene pilotato verso lo stadio del qubit a millikelvin.

L'architettura evita la sintesi di forme d'onda campionate ad alta velocità per canale (DAC di classe GHz e memoria) a 4 K, spostando solo la programmabilità a bassa frequenza (parametri del gate) nell'ambiente criogenico.

Contributi Chiave

• Design dell'Architettura: Una nuova topologia ibrida che disaccoppia la distribuzione del template dell'impulso ad alta velocità (ottica) dalla programmabilità a bassa velocità (CMOS), consentendo la generazione di gate a singolo qubit e a due qubit all'interno dello stesso percorso di controllo.
• Modellazione della Potenza: Sviluppo di modelli di primo ordine per la dissipazione di potenza a 4 K, confrontando l'approccio ibrido proposto con riferimenti RF-AWG Cryo-CMOS completamente campionati. Il modello decompone la potenza in componenti ottiche, DAC, fotodiodo, S/H, mixer e selezione LO.
• Analisi della Fedeltà: Mappatura delle non-idealità indotte dal controller (errore di fase del carrier, errore di ampiezza dell'inviluppo, jitter temporale e leakage) sull'infedeltà del gate utilizzando un framework di decomposizione carrier/envelope. Questo è validato incrociatamente tramite simulazioni di transmon a tre livelli (QuTiP).
• Valutazione della Scalabilità: Dimostrazione che l'architettura riduce significativamente i requisiti di scalabilità della memoria delle forme d'onda (da centinaia di bit per impulso a circa 26 bit per i parametri del gate) e la dissipazione di potenza attiva.

Risultati

• Dissipazione di Potenza: Sotto ipotesi nominali, l'architettura proposta dissipa circa 48 $\mu$W per canale, rispetto a circa 0,53 mW per canale per il riferimento RF-AWG completamente campionato (escludendo l'overhead della logica digitale). Anche in scenari conservativi (tenendo conto di una maggiore perdita ottica e una minore responsività del PD), l'approccio ibrido rimane competitivo (~0,66 mW/ch).
• Scalabilità della Memoria: L'approccio basato su template riduce i requisiti di memorizzazione delle forme d'onda di un fattore di ~30 per gli impulsi scalari e potenzialmente di $10^2$ o più per le forme d'onda I/Q, poiché il canale a 4 K memorizza solo i parametri del gate invece di flussi di campioni ad alta velocità.
• Fedeltà: L'infedeltà stimata indotta dal controller è di circa $6 \times 10^{-4}$, che è al di sotto del target di budget di errore di $10^{-3}$ richiesto per la correzione degli errori scalabile. Le fonti di errore dominanti identificate sono:
  • Errore di guadagno dell'inviluppo calibrato (~1% residuo).
  • Isolamento del tempo di impulso (estinzione ottica di ~20 dB).
  • Altri termini (jitter LO, leakage del selettore, errori temporali) contribuiscono meno significativamente sotto i parametri assunti.
• Validazione della Simulazione: Le simulazioni di transmon a tre livelli hanno confermato che le stime di fedeltà di primo ordine sono accurate in magnitudo. Le simulazioni hanno mostrato che gli errori di guadagno dell'inviluppo residui inferiori a ~2% e l'estinzione ottica di 20 dB sono compatibili con il target di errore di $10^{-3}$.

Significatività e Rivendicazioni
L'articolo sostiene che la distribuzione condivisa del template dell'impulso ottico combinata con la programmazione locale dell'inviluppo a 4 K è una via percorribile verso il controllo scalabile dei qubit superconduttori. L'architettura affronta il "trilemma dello scaling" relativo alla densità di cablaggio, al carico termico e alla dissipazione di potenza attiva fornendo:

1. L'eliminazione della necessità di sintesi di forme d'onda ad alta velocità e memoria per canale a 4 K.
2. La preservazione della programmabilità in frigorifero per il controllo di ampiezza, timing e fase LO, essenziale per gli aggiornamenti di calibrazione e la correzione degli errori quantistici (QEC).
3. La compatibilità con i flussi di lavoro di feedback in tempo reale a temperatura ambiente.

Gli autori sottolineano che, sebbene l'architettura sia promettente, l'implementazione pratica richiede di affrontare sfide specifiche: estendere il design per supportare percorsi di inviluppo DRAG/IQ corrispondenti per gate ad alta fedeltà, stabilizzare le risonanze dei microring contro il drift criogenico (potenzialmente tramite materiali a cambiamento di fase) e sviluppare un packaging ottico criogenico robusto e a bassa perdita per mantenere l'allineamento attraverso i cicli termici. Il lavoro serve come studio di fattibilità a livello di architettura piuttosto che come dimostrazione di un sistema effettivamente fabbricato.