Design and First Results of COFFEE3: A 55nm HVCMOS Pixel Sensor Prototype for High-Energy Physics Applications

LHCb アップグレード II や円形電子陽電子衝突型加速器の検出器要件を満たすため、55nm HVCMOS プロセスを用いて 2 つの異なる読み出しアーキテクチャを統合した HVCMOS ピクセルセンサー「COFFEE3」の設計と、レーザー試験等による初期動作確認結果が報告されています。

要約

この論文は、**「未来の粒子加速器で使われる、超高性能な『電子のカメラ』の新しい設計図と、その最初のテスト結果」**について書かれています。

専門用語を並べると難しく聞こえますが、実は**「激しい雨の中でも、一瞬一瞬の雨粒を正確に捉えるカメラ」**を作る話だと考えると、とてもイメージしやすいです。

以下に、この研究の核心を日常の言葉と面白い例えで解説します。

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1. なぜこんなカメラが必要なの？（背景）

未来の巨大な粒子加速器（LHCb や CEPC など）では、素粒子が**「1 秒間に何億回も」**衝突します。
これをカメラで撮ろうとすると、以下のような過酷な状況になります。

• 激しい雨（高密度の衝突）： 1 平方センチメートルあたり、1 秒間に 1 億個もの「雨粒（粒子）」が降ってきます。普通のカメラなら、雨粒が重なり合ってボヤけてしまいます。
• 速すぎる動き： 雨粒が降る間隔は 25 納秒（10 億分の 25 秒）です。人間の目には見えないほど速いです。
• 放射線： カメラ自体が、激しい放射線にさらされて壊れてしまう可能性があります。

この研究チームは、**「どんなに激しい雨でも、1 粒ずつの位置と時間を、ナノ秒単位で正確に記録できるカメラ」**を作ろうとしています。

2. COFFEE3 とは？（新製品の登場）

この新しいカメラチップの名前は**「COFFEE3」**です。
「COFFEE（コーヒー）」という名前は、前作の「COFFEE2」から続いています。まるでコーヒーを淹れるように、少しずつ味（性能）を調整・進化させているイメージですね。

このチップは、**「55nm という非常に微細な技術」**を使って作られています。

• 例え： 従来のカメラの回路が「道路」だとしたら、この新しいチップは「細い路地」にまで回路を詰め込んだ、**「超高密度の都市」**のようなものです。これにより、小さな面積に複雑な機能（アナログ回路とデジタル回路）を両方詰め込むことができます。

3. 2 つの異なる「設計思想」

この COFFEE3 の最大の特徴は、「1 つのチップの中に、2 つの異なる仕組み（アーキテクチャ）を混ぜている」ことです。まるで、「今の道路事情に合わせた車」と「未来の道路に合わせた車」を、同じ車体に組み合わせてテストしているようなものです。

① アーキテクチャ 1：「現在の道路（Triple-well プロセス）に最適化」

• 状況： 今の工場で作れる技術です。
• 課題： 信号が混ざりやすい（ノイズが乗る）という弱点があります。
• 解決策： **「N-MOS（N 型トランジスタ）だけ」**を使って回路をシンプルにしました。
• 仕組み：
  • グループ分け： 1 列のピクセル（画素）を 4 つずつグループに分け、同時に読み出します。まるで、**「1 列の行列を 4 つの窓口に分けて、待ち時間を減らす」**ようなものです。
  • パイプライン処理： 前の信号を送っている間に、次の信号を準備します。**「料理人が、前の皿を運んでいる間に、次の皿の準備をする」**ような効率化です。
  • 結果： 激しい雨（高衝突密度）でも、信号が重ならないように処理できます。

② アーキテクチャ 2：「未来の道路（P 型埋め込み層）に最適化」

• 状況： 将来、工場で「ノイズを完全に遮断する新しい技術」が使えるようになった場合の設計です。
• 強み： 画素（ピクセル）の中に、**「超高性能な時計（TDC）」**を内蔵できます。
• 仕組み：
  • 遅延線（VCDL）： 1 回の「チクタク（クロック）」を、6 つの細切れの時間（ナノ秒単位）に分割して計測します。
  • 例え： 1 秒を「1 回」で測るのではなく、**「1 秒を 6 等分した目盛り」で測ることで、「4.2 ナノ秒」**という驚異的な精度で「いつ雨が降ったか」を記録できます。
  • 結果： 位置も時間（TOA）も、非常に高い精度で記録できます。

4. テスト結果（最初の味見）

このチップは 2025 年に完成し、テストされました。

• 電気的なテスト： 人工的に信号を入れてみたところ、回路が正しく動いていることが確認できました。
• レーザーテスト： 光（レーザー）を当てて、実際の「雨粒（粒子）」を模倣してテストしました。
  • 結果： 両方の設計（アーキテクチャ 1 と 2）とも、**「期待通りに動いた！」**という報告です。
  • 正しい位置（行と列）を記録し、正しいデータを送信していました。

5. 今後の目標

まだ「味見」の段階です。今後は、以下のことを本格的にチェックします。

• 放射線耐性： 過酷な放射線の下でも壊れないか？
• 実際の粒子： 加速器や宇宙線を使って、本当に素粒子を捉えられるか？
• エネルギー効率： 消費電力は抑えられているか？

まとめ

この論文は、**「未来の高エネルギー物理学実験のために、激しい粒子の雨をナノ秒単位で正確に捉える『超高性能カメラ』の設計図と、その最初の成功報告」**です。

2 つの異なる設計を 1 つのチップに組み込むことで、**「今の技術でも使えるし、将来の技術にも対応できる」**という、非常に賢いアプローチをとっています。これが成功すれば、LHCb 実験や CEPC 実験において、素粒子の軌跡をこれまで以上に鮮明に描き出すことができるようになるでしょう。

技術概要

以下は、提示された論文「Design and First Results of COFFEE3: A 55nm HVCMOS Pixel Sensor Prototype for High-Energy Physics Applications」の技術的な要約です。

1. 背景と課題 (Problem)

高エネルギー物理学実験、特に LHCb 実験のアップグレード II（Upstream Pixel トレーカ）や将来の円形電子陽電子衝突型加速器（CEPC）の内部トレーカ（ITK）では、極めて厳格な性能要件が求められています。

• 高放射線耐性: 中性子フラックス $3\times10^{15} \text{neq/cm}^2$ まで耐える必要。
• 高ヒット密度: 最大 $100 \text{MHz/cm}^2$ のヒット密度を処理可能であること。
• 時間分解能: LHC の 25 ns のバッチ間隔を区別するため、数ナノ秒（目標 <5 ns）の時間分解能が必要。
• 空間分解能: 磁場中で曲がる粒子軌道を正確に再構築するため、約 10 $\mu$m の空間分解能が必要。
• 消費電力: 全体で $200 \text{mW/cm}^2$ 以下に抑える必要がある。

既存の 180 nm や 150 nm プロセスでは、これらの要件を満たすための複雑なアナログ・デジタル回路の集積が困難でした。また、現在のトリプルウェルプロセスでは、PMOS トランジスタと検出ダイオード間のクロストークが問題となっていました。

2. 手法と設計 (Methodology)

本研究では、55 nm 高電圧 CMOS（HVCMOS）プロセスを用いて、COFFEE2 の検証を踏まえた次世代ピクセルセンサー「COFFEE3」を設計・製造しました。COFFEE3 の最大の特徴は、現在のプロセスと将来の改良プロセスの両方に対応できるよう、2 つの異なるリードアウトアーキテクチャを単一チップに統合している点です。

• 基本仕様:

  • ピクセルサイズ: 36 $\mu$m（レイアウト 40 $\mu$m の 0.9 倍縮小）。
  • 目標時間分解能: <5 ns（25 ns バッチ間隔の 99% 識別）。
  • 消費電力予算: ピクセルアレイ約 160 mW/cm²、周辺回路約 40 mW/cm²。

• アーキテクチャ 1（NMOS 専用ピクセル回路）:

  • 対象: 現在のトリプルウェルプロセス。
  • 特徴: PMOS とダイオード間のクロストークを避けるため、ピクセル内回路を NMOS のみで構成。
  • 高ヒット密度対策: 列（Column）レベルでのリードアウトを採用。1 列内のピクセルを複数のグループに分割し、並列読み出しを行う。さらに、2 段階のパイプライン処理により、現在の信号を送信中に次の信号を記録・保存し、デッドタイムとパイルアップを最小化。
  • 時間測定: 周辺回路で TOA（到達時間）と TOT（閾値超過時間）を測定。システムクロック（25 ns）を使用。

• アーキテクチャ 2（ピクセルレベル時間測定）:

  • 対象: 将来の P 型バースト層（buried layer）による絶縁が可能なプロセス。
  • 特徴: PMOS とダイオードのクロストークが解消されるため、ピクセル内で複雑な CMOS 回路が動作可能。
  • 時間測定: ピクセル内で粗い時間量子化（40 MHz クロックのカウント）と、細かい時間量子化（TDC）を実装。
    • TDC 実装: 周辺回路の DLL（Delay-Locked Loop）で生成された制御電圧を、各ピクセル内の VCDL（Voltage-Controlled Delay Line）に複製して使用。1 クロック周期（25 ns）を 6 段階に分割。
    • 分解能: 立ち上がりエッジで 5 段階サンプリング（約 4.2 ns）、立ち下がりエッジで 2 段階サンプリング（約 8.4 ns）の分解能を達成。
  • 省電力化: 信号線（TS）の負荷を減らすため、SRAM セルへの直接接続を採用し、バッファ経由による大きな電流を回避。

3. 主要な成果と結果 (Key Contributions & Results)

COFFEE3 は 2025 年 1 月に製造依頼され、5 月に返却されました。2025 年 5 月時点での予備テスト結果は以下の通りです。

• アナログ回路の動作確認:
  • 信号発生器による電荷注入テストにより、CSA（電荷感増幅器）とコンパレータが正常に動作することを確認。
  • アーキテクチャ 1 のシリアルデータ出力において、データ形式とアドレス情報が正しいことを確認。
• 時間分解能の推定:
  • アーキテクチャ 2 において、TDC による時間分解能が推定値通りであることを確認。TOA 分解能は約 4.2 ns、TOT 分解能は約 8.4 ns。
• フルリードアウトチェーンの検証:
  • レーザーテストにより、アーキテクチャ 2 のフルリードアウトチェーンが動作することを確認。
  • 異なる閾値での TOT 測定値が回路シミュレーションと一致。
  • 粒子ヒットに対応する正しい行・列アドレスを含む有効な送信パケットが生成されることを確認。
• クロック位相遅延:
  • DLL が期待通りに動作し、各タップで $\pi/3$ の位相シフトを提供することを確認。

4. 意義と今後の展望 (Significance & Future Work)

• 技術的意義:
  • 55 nm HVCMOS プロセスを用いた高集積化ピクセルセンサーの実証。
  • 現在のプロセス制約（トリプルウェル）と将来の改良プロセスの両方に対応する柔軟なアーキテクチャ設計の成功。
  • 高ヒット密度環境下でのパイルアップ回避と、ナノ秒レベルの時間分解能を両立する設計手法の確立。
• 今後の課題:
  • 55Fe 源（X 線）、90Sr 源（ベータ線）、宇宙線または加速器からの最小電離粒子（MIP）を用いた詳細な性能評価（時間分解能、空間分解能、検出効率、電荷収集効率）。
  • 放射線耐性テストとビームテストの実施。
  • LHCb アップグレード II の UP トレーカおよび CEPC の ITK 開発への具体的な適用。

本論文は、将来の高エネルギー物理学実験に向けた高性能ピクセルセンサーの開発において、COFFEE3 が重要なマイルストーンとなり、両アーキテクチャが期待通りに動作することを示した点に大きな意義があります。