기술 요약: 초기 결함 허용 표면 코드 아키텍처에서의 알고리즘 손익분기점 예측을 위한 컴파일 파이프라인

문제 정의

표면 코드를 하드웨어에 구현하는 최근의 실험적 진보는 결함 허용 양자 컴퓨팅(FTQC)의 전망을 밝히고 있으며, 특히 논리적 메모리의 손익분기점 달성 시연을 통해 이를 입증했다. 그러나 수천 개의 물리적 큐비트를 갖춘 차세대 장치를 타겟팅할 수 있는 컴파일 워크플로우에는 여전히 중대한 공백이 존재한다. 기존의 컴파일 기술은 물리적 자원이 풍부하고, 고정된 논리 큐비트 레이아웃과 전용 매직 상태 팩토리를 갖추고 있다고 가정하는 경우가 많아 "초기 결함 허용(EFT)" 시대에는 적합하지 않다. EFT 단계에서는 물리적 공간이 매우 귀중한 자원이므로, 데이터 큐비트, 안실라(ancilla), 매직 상태 생성 간에 자원을 공유해야 하며, 전용 팩토리 영역을 할당하는 것은 불가능하다. 또한, 전통적인 자원 추정은 격자 수술(lattice surgery) 계층에서 멈추거나 단순화된 부피 계산에 의존하는 경우가 많아, 양자 오류 정정(QEC)이 실제로 알고리즘 성능을 개선하는 시점(알고리즘 손익분기점)을 결정하는 데 필요한 정확한 물리적 수준의 자원 추정치와 충실도(fidelity) 예측을 제공하지 못한다.

방법론

저자들은 논리적 양자 알고리즘을 2D 회전 표면 코드 상의 격자 수술을 구현하는 물리적 회로로 변환하는 포괄적인 엔드 투 엔드 컴파일 파이프라인을 제시한다. 이 파이프라인은 특정 하위 문제들을 해결하기 위해 여러 오픈 소스 도구와 최신 혁신 기술을 통합하고 개선하였다:

1. 회전 병합 및 합성 (Rotation Merging and Synthesis): 표준 $R_Z$ 기반 워크플로우 대신, 파이프라인은 $U_3$ 기반 워크플로우를 채택한다. 연속적인 단일 큐비트 회전은 $U_3$ 게이트로 병합된 후 $Clifford+T$ 시퀀스로 합성된다. 이 방식은 trasyn 도구를 활용하여 주어진 합성 오차 내에서 $T$-게이트 수를 최소화한다.
2. 실행 오차 인지 합성 (Execution-Error-Aware Synthesis): 파이프라인은 하향식(top-down) 오차 예산 책정을 넘어선다. 합성 과정에서 아이들링(idling)되는 논리 큐비트의 메모리 오차를 포함한 전체 실행 오버헤드를 고려하는 상향식(bottom-up) 접근 방식을 채택한다. 배양(cultivation), 주입(injection), 아이들링을 포함한 전체 프로세스 충실도를 바탕으로 게이트 시퀀스를 샘플링함으로써, 컴파일러는 각 특정 물리적 구성(코드 거리 $d$ 및 물리적 에러율 $p$)에 대해 불충실도(infidelity)를 최소화한다.
3. 매직 상태 배양 및 주입 (Magic State Cultivation and Injection): 전용 팩토리를 통한 전통적인 증류(distillation)를 대신하여, 파이프라인은 매직 상태 배양 [26]을 활용한다. 이 프로토콜은 단일 표면 코드 패치($d \ge 7$) 상에서 온디맨드 방식으로 매직 상태를 준비할 수 있게 한다. 파이프라인은 인접한 큐비트 패치에 대한 라운드 로빈(round-robin) 액세스를 사용하여 $T_X T_Z$ 시퀀스를 위한 효율적인 연속 주입 스킴을 구현하며, 이를 통해 라우팅 오버헤드와 과도한 생산 요구를 제거한다.
4. 직접 격자 수술 합성 (Direct Lattice Surgery Synthesis): 파이프라인은 LaSsynth [62]를 사용하여 Clifford 부회로의 로직으로부터 직접 격자 수술 연산을 합성하며, 이는 게이트 단위의 번역을 수행하는 방식과는 다르다. 이 방식은 데이터와 안실라 큐비트를 유연하게 취급하여 고정된 레이아웃을 피하고 시공간 부피를 최적화한다.
5. 물리적 회로 생성 및 시뮬레이션 (Physical Circuit Generation and Simulation): 파이프라인은 tqec 도구를 사용하여 격자 수술 연산을 완전한 물리적 회로로 변환한다. 결정적으로, 이 파이프라인은 매직 상태 배양 프로토콜을 제외한 "Clifford 프록시" 회로를 생성한다. 즉, 매직 상태($|T\rangle$) 입력을 $Z$-기저($|0\rangle$) 초기화로 대체하여 클래식 시뮬레이션을 가능하게 한다. 저자들은 이전에는 무시되었거나 다루기 어려웠던 상관 표면(correlation surfaces)을 계산하기 위한 다항 시간 알고리즘을 개발하였다.
6. 자원 추정 (Resource Estimation): 파이프라인은 현실적인 노이즈 모델(SI1000) 하에서 이러한 물리적 회로의 클래식 시뮬레이션을 수행하여 논리적 에러율과 불충실도를 추정한다. 이를 통해 결함 허용 실행과 비부호화(unencoded) 실행 간의 직접적인 비교가 가능하다.

주요 기여

• 엔드 투 엔드 파이프라인: 회전 병합, 오차 인지 합성, 배양 및 직접 격자 수술 합성을 통합하여 표면 코드 인코딩 알고리즘을 위한 최초의 물리적 수준 컴파일 및 자원 추정 파이프라인을 개발하였다.
• 알고리즘 손익분기점 예측: QEC가 비부호화 실행보다 알고리즘 성능을 개선하는 지점인 알고리즘 손익분기점을 달성하는 데 필요한 구체적인 하드웨어 요구 사항(물리적 큐비트 수, 코드 거리, 물리적 에러율)을 식별하는 방법론을 제시하였다.
• 최적화된 컴파일 전략: $U_3$ 기반 합성 및 실행 오차 인지 최적화를 도입하여, 기존의 $R_Z$ 기반 또는 고정 임계값 방식에 비해 $T$-게이트 수를 줄이고 전체 프로세스 불충실도를 최소화하였다.
• 인플레이스(In-place) 매직 상태 액세스: 매직 상태 배양과 라운드 로빈 주입을 검증 및 통합함으로써, 공간적 점유를 크게 줄이고 전용 팩토리 영역 및 라우팅 오버헤드를 제거하였다.
• 상관 표면 계산: 대규모 격자 수술 회로의 상관 표면을 계산하기 위한 다항 알고리즘을 개발하여, 시뮬레이션에서 논리적 측정 결과를 정확하게 복구할 수 있도록 하였다.

결과

파이프라인은 두 가지 주요 알고리즘인 양자 위상 추정(QPE)과 5-비트 저자기상 상관 이진 시퀀스(LABS) 문제에 적용된 양자 근사 최적화 알고리즘(QAOA)에 적용되었다.

• 손익분기점 조건:
  • 물리적 에러율 $p = 10^{-3}$에서, 2,517개의 물리적 큐비트(표면 코드 거리 $d=11$)를 통해 알고리즘 손익분기점이 달성된다.
  • 물리적 에러율 $p = 5 \times 10^{-4}$에서, 1,737개의 물리적 큐비트(표면 코드 거리 $d=9$)를 통해 손익분기점이 달성된다.
• 성능 비교: 컴파일된 Clifford 프록시 회로의 시뮬레이션 결과, 식별된 구성들에 대해 결함 허용 실행의 불충실도가 동일한 하드웨어 제약(2D 최근접 이웃 연결성) 하에서 실행되는 비부호화 실행보다 낮음을 입증하였다.
• 자원 지표: 연구는 다양한 코드 거리와 에러율에 대한 상세한 시공간 부피, 코드 사이클, $T$-게이트 수를 제공하였으며(표 2), 파이프라인이 특정 하드웨어 제약에 맞춰 에러를 최소화하는 적응형 회로를 생성함을 보여주었다.

의의

본 논문은 근접 미래의 양자 하드웨어에서 알고리즘 손익분기점을 달성하기 위한 구체적인 조건을 식별했다고 주장한다. 추상적인 자원 추정을 넘어 완전한 물리적 수준의 시뮬레이션으로 나아감으로써, 저자들은 $d \ge 9$인 표면 코드가 비부호화 실행을 넘어 nontrivial한 알고리즘을 실행하기에 충분하다는 것을 입증하였다. 이 연구는 근접 미래의 하드웨어에서 이러한 구체적인 손익분기점 조건을 시연할 것을 커뮤니티에 도전 과제로 던진다. 또한, 이 파이프라인은 격자 수술 연산의 최적화(예: "피프홀(peephole)" 최적화)와 비결정론적 매직 상태 준비를 처리하기 위한 동적 프로그램의 개발을 향한 길을 열어줌으로써, 초기 결함 허용 표면 코드 아키텍처를 위한 엔드 투 엔드 컴파일러의 토대를 마련하였다. 저자들은 수십 개의 논리 큐비트를 가진 알고리즘으로 확장하기 위해서는 추가적인 최적화가 필요하다고 언급하였다.