Disguising Topology and Side-Channel Information through Covert Gate- and ML-Enabled IP Camouflaging

1. 문제 정의 (Problem Statement)

• 반도체 지적재산권 (IP) 도난의 위협: 고급 역공학 (Reverse Engineering, RE) 기술의 발전으로 인해 반도체 IP 도난이 연간 수백 조 원의 손실을 초래하고 있습니다. 공격자는 IC 를 물리적으로 분해 (Delayering) 하고 주사전자현미경 (SEM) 으로 이미지를 촬영하여 게이트 레벨의 네트리스트를 재구성합니다.
• 기존 방어 기법의 한계:
  • 기존 IC 위장 (Camouflaging) 기술은 주로 개별 게이트의 기능을 숨기는 데 집중했습니다.
  • 그러나 시스템 수준의 구조적 분석 (System-level structural analysis) 에 취약합니다.
  • 최근의 AI 기반 역공학 도구 (GNN 등) 와 SAT 솔버는 이러한 국소적인 위장을 우회하여 설계를 해독할 수 있습니다.
• 사이드 채널 공격 (Side-Channel Attack): 차분 전력 분석 (DPA) 과 같은 공격은 암호화 알고리즘의 논리적 구조를 정확히 파악하여 전력 소비 모델 (Power Model) 을 생성할 때 성공합니다. 공격자가 암호화 원시 (Primitive) 를 잘못 식별하면 공격이 실패하지만, 기존 위장 기법은 이를 방지하지 못했습니다.

2. 제안된 방법론: 미메틱 기만 (Mimetic Deception)

이 논문은 단순히 기능을 숨기는 것을 넘어, **기능적 IP(F)**가 완전히 다른 **겉보기 IP(A)**의 구조적, 시각적 외형을 모방하도록 설계하는 "미메틱 기만 (Mimetic Deception)" 패러다임을 제안합니다. 이를 위해 세 가지 주요 기법을 평가했습니다.

A. IP 위장 (IP Camouflage - AIG-VAE 기반)

• 원리: And-Inverter Graph Variational Autoencoder (AIG-VAE) 를 사용하여 회로의 기능적 표현과 외관적 표현을 잠재 공간 (Latent Space) 에서 혼합합니다.
• 프로세스:
  1. 기능 회로 ($Z_F$) 와 외관 회로 ($Z_A$) 의 잠재 벡터를 가중치 $p$로 선형 보간하여 새로운 벡터 ($Z_{G'}$) 생성.
  2. 디코더가 이를 기반으로 회로를 재구성.
  3. 사후 수정 (Post-Generation Rectification): 생성된 회로의 논리적 오류를 수정하기 위해 가짜 인버터 (FI), 가짜 버퍼 (FB), **범용 트랜스미터 (UT)**와 같은 "비밀 게이트 (Covert Gates)"를 삽입하여 논리적 무결성을 보장합니다.
• 특징: 생성적 (Generative) 접근법이지만, 사후 수정 단계가 필요하여 확장성 (약 200 노드 이하) 이 제한적입니다.

B. 그래프 매칭 (Graph Matching)

• 원리: 표준 논리 게이트 (NAND, NOR, XOR 등) 네트리스트를 직접 조작하는 휴리스틱 (Heuristic) 접근법입니다.
• 프로세스:
  1. 그래프 레벨화: 기능 회로 ($G_F$) 와 외관 회로 ($G_A$) 를 위상 정렬로 계층화.
  2. 이분 매칭 (Bipartite Matching): 각 계층에서 최소 비용 이분 매칭 (Hungarian Algorithm) 을 수행하여 $G_A$의 노드를 $G_F$의 노드에 매핑.
  3. 비대칭 비용 최적화: 연결 비용 (Connection Cost) 을 통해 기능 회로의 연결이 외관 회로의 구조적 하위 집합이 되도록 강제하여, 기능적 와이어를 외관 토폴로지 안에 "숨깁니다".
• 특징: 산업 표준 셀 라이브러리와 호환되며, 공식적 동등성 (Formal Equivalence) 을 보장합니다.

C. DNAS 기반 게이트 어레이 (DNAS-NAND Gate Array)

• 원리: Differentiable Neural Architecture Search (DNAS) 를 활용하여 단일 단계 흐름으로 위장 회로를 합성합니다.
• 프로세스: "SelectorTNet"이라는 모델을 사용하여, 매개변수 $p$에 따라 기능 회로 ($p=1$) 또는 외관 회로 ($p=0$) 로 동작하도록 학습시킵니다.
• 한계: 고도로 비선형적인 암호화 S-Box 와 같은 복잡한 함수를 구현할 때 신경망의 크기가 기하급수적으로 증가하여 하드웨어 오버헤드가 커짐 (실험에서 제외됨).

3. 주요 기여 및 혁신 (Key Contributions)

1. 다층 방어 전략: 구조적 위장 (Reverse Engineering 방어) 과 논리적 위장 (Sides-Channel 공격 방어) 을 통합한 최초의 포괄적 평가 제공.
2. 사이드 채널 오분류 (Side-Channel Misclassification) 방어:
   • 암호화 원시 (예: PRESENT) 를 다른 원시 (예: AES 또는 DES) 로 위장시킴.
   • 공격자가 잘못된 전력 모델 (Power Model) 을 선택하도록 유도하여 DPA 공격의 상관관계 피크 (Correlation Peak) 를 무효화함.
   • 이는 공격자가 올바른 키를 추론하는 것을 근본적으로 차단함.
3. 새로운 평가 지표:
   • DPA Resilience Score: 올바른 모델과 잘못된 모델 간의 키 순위 차이를 정량화.
   • GNN Deception Score: 머신러닝 기반 역공학 도구가 위장된 회로를 오분류하는 정도를 측정.

4. 실험 결과 (Results)

• 실험 설정: PRESENT, DES, AES 의 S-Box 를 대상으로 SAED 90nm 라이브러리를 사용하여 합성 및 공격 시뮬레이션 수행.
• DPA 공격 방어 (가장 중요한 결과):
  • 기반선 (Correct Model): 공격자가 올바른 모델을 사용할 때, 32,000 개의 전력 트레이스 내에서 키 추측 엔트로피 (Guessing Entropy) 가 급격히 감소하여 키가 노출됨.
  • 위장 시 (Deceptive Model): 공격자가 잘못된 모델 (위장된 외관) 을 사용할 경우, 32,000 개의 트레이스 후에도 엔트로피가 높게 유지됨 (약 3.4 비트). 키 회수가 실패함.
  • DPA Resilience Score: 약 0.38 ~ 0.47 범위를 기록하여, 이론적 이상치인 무작위 추측 상태 (0.5) 에 근접하는 방어 효과를 입증.
• 구조적 위장 (GNN 분석):
  • IP Camouflage (AIG): DES→AES 위장 시 GNN 이 기능적 논리를 전혀 식별하지 못해 "무한대 (Infinite)" 점수를 기록 (완전한 위장).
  • Graph Matching: 일관되게 높은 점수 (예: 84.6) 를 기록하여 표준 게이트 매핑이 GNN 기반 분류기를 효과적으로 혼란시킴을 증명.
• 오버헤드 (Overhead):
  • IP Camouflage: 면적 오버헤드가 낮음 (약 1.02 배 ~ 1.12 배).
  • Graph Matching: 연결성 보장을 위해 추가적인 더미 체인이 필요하여 면적 (1.14 배) 및 전력 (1.25 배) 오버헤드가 다소 높음.

5. 의의 및 결론 (Significance & Conclusion)

• 하드웨어 보안의 새로운 패러다임: 논리 기능을 숨기는 것을 넘어, 회로가 "거짓말"을 하도록 설계하여 공격자의 모든 분석 도구 (구조적 분석, SAT, DPA) 를 무력화합니다.
• 공격자의 가정 붕괴: DPA 공격은 공격자가 알고리즘의 논리적 구조를 정확히 알아야만 성공합니다. 미메틱 기만은 이 전제 조건을 파괴하여, 공격자가 아무리 많은 데이터를 수집하더라도 올바른 키를 찾을 수 없게 만듭니다.
• 실용성: IP 위장 (AIG) 은 높은 효율성과 최대의 위장 효과를, 그래프 매칭 (GM) 은 산업 표준 공정에 적합한 엄격한 동등성을 제공하여 다양한 시나리오에 적용 가능한 솔루션을 제시합니다.

이 논문은 역공학 도구 체인 (Toolchain) 전체를 오염 (Poisoning) 시켜, 구조적 데이터와 논리적 데이터 모두를 신뢰할 수 없게 만드는 다층적 방어 체계의 유효성을 입증했습니다.