Sub-kelvin thermal conductivity of substrates and on-chip routing in quantum integrated systems

본 연구는 다양한 기판 재료와 온칩 라우팅의 켈빈 미만 열전도도를 실험적으로 특성화하여 고저항 실리콘이 우수한 열성능을 제공하며, 라우팅 라인이 면내 전도도를 향상시키지만 기판이 여전히 지배적인 열 경로로 남음을 규명함으로써 대규모 양자 시스템에서 효과적인 열 관리를 위해 재료 선정과 3 차원 통합의 결정적 중요성을 강조한다.

핵심

상상해 보세요. 우주 공간보다 더 차가운 환경에서만 작동하는 초고속·초고감도 컴퓨터를 구축하려고 한다고요. 이것이 바로 양자 컴퓨터입니다. 이를 작동시키려면 수백만 개의 미세한 전자 스위치 (큐비트) 와 그 '두뇌' (제어 전자 장치) 를 단일 칩 위에서 서로 매우 가까이 밀집시켜야 합니다.

하지만 여기에 문제가 있습니다. 두뇌는 극도로 차가운 환경에서도 열을 발생시킵니다. 만약 그 열이 민감한 스위치로 새어 들어간다면 컴퓨터는 고장 납니다. 이 논문의 과학자들은 단순한 질문을 던졌습니다. "절대영도에 가까운 온도에서 칩을 만드는 데 사용하는 재료를 통해 열이 이동할 때, 어떤 일이 일어날까?"

그들이 발견한 바를 일상적인 비유로 설명해 보겠습니다.

1. 고속도로 vs 흙길 (기판 재료)

'기판'은 칩이 놓이는 기반 재료로, 집의 기초와 같습니다. 연구팀은 네 가지 다른 기초를 테스트했습니다.

• 고저항 실리콘: 이는 초고속도로와 같습니다. 이러한 극저온에서 열 (소위 '포논'이라 불리는 미세한 진동으로 이동함) 은 이 재료를 통해 매우 쉽게 빠르게 통과합니다. 열을 이동시키는 데 가장 효과적입니다.
• 저저항 실리콘: 이는 구덩이가 가득한 흙길과 같습니다. 전기적 이유로 이 실리콘에 추가된 여분의 '불순물 (도펀트)'들이 속도 제한턱처럼 작용합니다. 불순물들이 열 진동과 충돌하여 속도를 극적으로 늦춥니다. 열 이동 능력은 고저항 버전보다 약 100 배나 떨어집니다.
• 사파이어 및 보로실리케이트 유리: 이들은 좁고 울퉁불퉁한 오솔길과 같습니다. 열을 전도하지만, 실리콘 고속도로만큼 효율적이지는 않습니다. 흥미롭게도 사파이어 길은 미세한 내부 결정 결함으로 인해 예상보다 훨씬 울퉁불퉁하여, 그처럼 단단한 재료임에도 불구하고 열 전도 성능이 기대보다 낮았습니다.

핵심 요약: 열을 빠르게 떨어뜨려야 한다면 '고속도로' (고저항 실리콘) 를 사용하세요. 반면, 열을 한곳에 가두어 이웃을 보호해야 한다면 '흙길' (저저항 실리콘) 을 사용하세요.

2. 금속 와이어 (온칩 라우팅)

연구팀은 칩의 서로 다른 부분을 연결하는 와이어 (라우팅) 도 살펴보았습니다. 그들은 저항 없이 전기를 운반하는 마법 같은 파이프와 같은 초전도 와이어 (니오븀) 를 사용했습니다.

이 와이어들이 전자기기에서 열을 훔쳐 큐비트로 흘려보내는 '열 단락' 역할을 할지 확인하고 싶었습니다.

• 결과: 와이어는 열을 약간 이동시키는 데 도움이 되었습니다 (특정 테스트 설정에서 실리콘 단독보다 약 4 배 더 많음).
• 주의점: 실제 두꺼운 칩에서는 기저 재료 (기판) 가 얇은 와이어보다 훨씬 크기 때문에, 여전히 기판이 작업의 99% 를 수행합니다. 와이어는 작은 지류에 불과하고, 기판이 주요 강입니다.

3. '마이크로와트' 문제

가장 중요한 발견은 얼마나 적은 열이 문제를 일으키는지에 관한 것입니다.
과학자들은 이러한 극저온 환경에서 칩의 온도를 양자 계산을 방해할 정도로 높이는 데는 아주 적은 양의 전력 (나노와트, 즉 와트의 십억 분의 일 단위) 만으로도 충분하다는 것을 발견했습니다.

• 비유: 방 안에 있는 얼음 덩어리를 얼어 있게 하려고 한다고 상상해 보세요. 성냥 하나를 켜면 (전자기기에서 발생하는 열) 얼음은 즉시 녹아내립니다.
• 현실: 현재 전자 칩이 발생시키는 열은 양자 칩이 견딜 수 있는 양에 비해 모닥불처럼 거대합니다. 전자기기가 불과 몇 밀리미터 떨어져 있더라도, 그들이 발생시키는 열은 양자 상태를 파괴하기에 충분합니다.

큰 결론

두뇌와 '민감한 스위치'를 같은 평평한 실리콘 조각에 붙이고 운을 떠보는 것은 불가능합니다. 열이 너무 쉽게 (또는 예측 불가능하게) 이동하여 실험을 망칠 것입니다.

이 논문은 해결책으로 3 차원 적층 (단층 주택이 아닌 고층 빌딩과 같은) 을 제안합니다. 특수한 '열 절연' 층을 사용하거나 서로 다른 레벨에 배치하여 뜨거운 전자기기와 차가운 스위치를 분리해야 합니다. 그래야 두뇌에서 나오는 열이 실수로 스위치를 태우지 않기 때문입니다.

간단히 말해: 절대영도에 가까운 온도에서는 열이 매우 다르게 행동합니다. 우리가 선택한 재료는 열에 대해 초고속도로가 되기도 하고 울퉁불퉁한 흙길이 되기도 합니다. 따라서 열원을 어디에 배치할지 매우 신중하게 결정해야 하며, 그렇지 않으면 전체 시스템이 과열되어 고장 납니다.

기술 요약

기술 요약: 양자 통합 시스템의 기판 및 온칩 라우팅의 서브켈빈 열전도도

문제 제기
오류 정정 양자 컴퓨터로의 전환은 수백만 개의 물리적 큐비트 확장성을 요구하며, 이는 큐비트와 고전적 극저온 제어 전자장치 (cryo-CMOS) 와 같은 이질적 구성 요소의 밀집 통합을 필요로 합니다. 현재 아키텍처인 시스템 온 칩 (SOC) 이나 3 차원 시스템 인 패키지 (SIP) 모두 열 관리의 치명적인 병목 현상에 직면해 있습니다. cryo-CMOS 에서 방출되는 열 (일반적으로 큐비트당 수 마이크로와트) 은 큐비트 수명을 저하시키는 결맞음 상실 (decoherence) 원인을 도입합니다. 벌크 물질의 열 전달은 상온에서 잘 문서화되어 있으나, 서브켈빈 영역에서의 체계적인 실험 데이터는 희소합니다. 더 나아가 이러한 온도에서의 열 전달은 포논 전파에 의해 지배되며, 결정 순도, 시료 치수, 표면 특성에 극도로 민감하므로 상온 값을 외삽하는 것은 신뢰할 수 없습니다. 기판 및 온칩 라우팅과 같은 기본 구성 요소의 열적 특성을 이해하는 것은 열 관리가 최적화된 대규모 양자 프로세서를 설계하기 위한 전제 조건입니다.

방법론
저자들은 두 단계로 나뉜 실험적 열 연구를 수행했습니다:

1. 기판 특성 분석:

   • 재료: 반도체 및 양자 기술에서 일반적으로 사용되는 네 가지 기판 재료가 테스트되었습니다: 고저항 (HR) 실리콘 (Float-Zone), 저저항 (LR) 실리콘 (Czochralski, 붕소 도핑), 보로실리케이트 유리, 그리고 사파이어.
   • 설계: 시료는 희석 냉동기 내의 구리 판에 장착되었습니다. 히터와 RuO2 온도계가 매달린 시료의 "뜨거운" 쪽 끝에 부착되었고, "차가운" 쪽 끝은 혼합 챔버에 열적으로 고정되었습니다.
   • 측정 프로토콜: 가열 전력 ($Q$) 은 50 mK 및 300 mK 의 기저 온도 ($T_0$) 에서 단계별 (나노와트에서 마이크로와트) 로 인가되었습니다. 결과적인 온도 상승 ($T_h$) 을 측정하여 정상 상태 열 전도 정의를 사용하여 유효 열전도도 ($\kappa$) 를 결정했습니다.
   • 검증: 차가운 쪽에 두 번째 온도계를 부착한 제어 실험을 통해 기판/구리 계면이 열적 병목 현상으로 작용하지 않음을 확인하여, 측정된 저항이 기판 자체에 의해 지배됨을 보장했습니다.
   • 분석: 유한 요소 비평형 그린 함수 (FENEGF) 접근법을 사용하여 포논 평균 자유 경로 (MFP) 를 추출하여 탄성 전도를 평가하고 지배적인 산란 메커니즘을 식별했습니다.

2. 온칩 라우팅 평가:

   • 테스트 차량: 초전도 니오븀 (Nb) 라우팅 라인과 금 (Au) 패드가 특징인 LR 실리콘 기판에 평면 장치가 제작되었습니다.
   • 수정: 라우팅의 열 기여도를 분리하기 위해 라우팅 아래의 실리콘 기판을 백 에칭하여 잔류 두께를 50 µm 로 줄여 "멤브레인"을 생성함으로써 벌크 실리콘의 병렬 열 경로를 최소화했습니다.
   • 측정: 열 전도도는 $T_0 = 50$ mK 및 $300$ mK 에서 라우팅 라인의 두 섹션 사이에서 측정되었으며, 그 결과는 실리콘 기판 단독의 예상 전도도와 비교되었습니다.

주요 결과

• 기판 열전도도 (300 mK 기준):

  • HR 실리콘: $5 \cdot 10^{-2}$ W/m·K 의 가장 높은 전도도를 보였으며, $T^{2.4}$ 의존성을 따랐습니다. MFP 분석에 따르면 수송은 카시미르 유형 경계 산란 (MFP $\approx$ 4000 µm) 에 의해 제한됩니다.
  • LR 실리콘: $T^{2.2}$ 의존성을 가지며 $8 \cdot 10^{-4}$ W/m·K 로 두 자릿수 감소했습니다. 감소된 MFP ($\approx$ 30 µm) 와 $T^{-3/2}$ 스케일링은 붕소 도핑 및 산소 불순물에 의한 포논 - 정공 산란으로 귀결되었습니다.
  • 사파이어: $2 \cdot 10^{-3}$ W/m·K 로 측정되었으며 ($T^3$ 의존성), 결정에 전형적인 $T^3$ 스케일링에도 불구하고 절대 크기는 벌크 값보다 현저히 낮았으며, MFP ($\approx$ 50 µm) 는 카시미르 한계보다 훨씬 낮아 구조적 무질서 (입계) 가 수송을 제한함을 시사합니다.
  • 보로실리케이트: $2 \cdot 10^{-3}$ W/m·K 로 측정되었으며 $T^2$ 의존성을 보였는데, 이는 경계 산란이 아닌 터널링 2 준위 시스템으로 설명되는 비정질 고체의 특징입니다.

• 온칩 라우팅 영향:

  • Nb 라우팅 라인의 포함은 LR 실리콘 기판 단독에 비해 테스트 차량의 면내 열 전도도를 4 배 증가시켰습니다.
  • 그러나 본 연구는 이 향상 효과가 기판 두께가 인위적으로 50 µm 로 줄어든 경우에만 측정 가능했다고 지적합니다. 수백 마이크로미터의 전체 두께를 유지하는 표준 SOC 아키텍처에서는 기판이 지배적인 열 경로로 남으며 라우팅 기여도는 무시할 수 있습니다.

• 열적 제약:

  • 1~10 nW 정도의 낮은 인가 전력으로도 측정 가능한 온도 구배가 확립되었습니다.
  • 저자들은 센티미터 규모의 다이의 경우 300 mK 에서 큐비트 온도를 크게 교란시키기 전에 허용 가능한 전력 소산은 수십 나노와트 수준으로 추정됩니다. 이는 현재 cryo-CMOS 의 마이크로와트 수준 소산보다 훨씬 낮습니다.

의의 및 주장
본 논문은 극저온 양자 시스템의 기판 선택에 대한 정량적 지침을 제공한다고 주장합니다. 결과는 단일 기판이 모든 요구 사항을 최적화하여 충족시키지는 못함을 강조합니다. 예를 들어, LR 실리콘은 큐비트를 위한 더 나은 열적 격리를 제공하는 반면, HR 실리콘은 소산성 제어 다이의 열 제거를 용이하게 합니다.

중요하게도, 이 작업은 큐비트와 제어 전자장치가 동일한 기판을 공유하는 평면 SOC 아키텍처에서는 열적 크로스토크가 심각함을 강조합니다. 저자들은 cryo-CMOS 의 현재 전력 소산 수준은 상당한 완화 조치 없이는 동일한 기판에서의 공동 통합을 열적으로 실행 불가능하게 만든다고 결론지었습니다. 따라서 본 논문은 3 차원 통합 및 시스템 인 패키지 (SIP) 접근법을 통한 기능 분할을 옹호합니다. 이러한 아키텍처는 제어 회로를 큐비트와 근접하게 배치하면서도 열 흐름을 관리하기 위해 열적 결합 해제 전략 (예: 3 차원 인터커넥트 또는 열 저항성 기판) 을 활용하여 평면 열 격리에만 의존하지 않도록 합니다.