Shallow Unitary Circuits for Kramers-Wannier Dualities

기술 요약: 크래머스-와니에르 이중성을 위한 얕은 유니터리 회로

문제 정의
크래머스-와니에르(Kramers-Wannier, KW) 이중성은 단거리 얽힘(SRE) 상태(예: 상자성 기저 상태)를 장거리 얽힘(LRE) 상태(예: GHZ 상태 또는 위상 질서 상태)로 매핑하는 양자 다체 물리학의 근본적인 변환이다. 이러한 이중성을 양자 회로로서 물리적으로 구현하는 것은 LRE 상태를 준비하고 기이한 들뜸(excitation)을 시뮬레이션하기 위해 매우 바람직하다. 그러나 이 변환의 회로 복잡도는 가용 가능한 양자 자원에 의해 제약을 받는다:

• 국소 유니터리(Local Unitaries): 리브-로빈슨슨 경계(Lieb-Robinson bound) 하에서, 공간적으로 국소적인 유니터리 회로는 SRE 상태로부터 LRE 상태를 생성하기 위해 시스템 크기에 선형적으로 비례하는 깊이($O(N)$)를 요구한다.
• 측정 기반 접근법(Measurement-Based Approaches): 최근 연구들은 중간 회로 측정(mid-circuit measurements)과 고전적 피드포워드(classical feed-forward)를 통해 $O(1)$ 깊이를 달성할 수 있음을 보여주었으나, 이는 비유니터리 연산과 실시간 고전 제어를 필요로 한다.
• 열린 질문: 현대의 양자 플랫폼(예: 뤼드베리 원자 배열, 이온 트랩)은 공간적으로 비국소적인 상호작용을 지원한다. 순수하게 유니터리한 회로가 비국소적 연결성을 사용하여 KW 이중성을 효율적으로 구현할 수 있는지 여부는 여전히 미해결 과제로 남아 있다. 기존의 불가능성 정리(no-go results)는 전방향 연결성(all-to-all connectivity)이 있더라도 유니터리 회로로는 $O(1)$ 깊이가 불가능함을 나타낸다(즉, GHZ 및 토릭 코드 상태를 $O(1)$ 깊이의 유니터리 회로로 준비할 수 없다). KW 이중성을 위한 최적의 유니터리 컴파일 깊이는 이전까지 알려지지 않았다.

방법론
저자들은 정확한 KW 이중리 맵을 실현하는 얕은, 공간적 비국소 유니터리 회로를 명시적으로 구축한다. 방법론은 다음과 같은 귀납적 재귀 구조에 의존한다:

1. 1D 구축 ($Z_2$):

   • 저자들은 표준 이중성 $U_{1d}$와 헤다마드 게이트(Hadamard gate) 층에 의해 관계를 맺는 "회전된" KW 이중성 회로 $\tilde{U}_{1d}$를 정의한다.
   • 이들은 분할 정복(divide-and-conquer) 전략을 채택한다. $2M$개의 사이트로 구성된 사슬의 경우, 홀수 사이트와 짝수 사이트를 결합하기 위해 CNOT 게이트를 적용하고, 짝수 부격자(sublattice)에 이중성 회로를 재귀적으로 적용한 다음, 이들을 디커플링하기 위해 다시 CNOT 게이트를 적용함으로써 회로를 구성한다.
   • 기저 사례(base case)는 단일 사이트(헤다마드 게이트)이다.
   • 일반적인 시스템 크기 $N$(2의 거듭제곱이 아닌 경우)에 대해, 격자는 2의 거듭제곱 부격자와 나머지 부분으로 나뉘며, 이중성 맵을 보존하기 위해 특정 CNOT 패턴이 이들을 연결한다.
   • 결과적인 회로 깊이는 $O(\log_2 N)$이다.

2. 2D 구축 ($Z_2$):

   • 2D 이중성은 격자의 정점(vertex)에 있는 큐비트를 정사각형 격자의 모서리(edge)에 있는 큐비트로 매핑한다.
   • 이 구축은 격자 크기를 한 차원(예: $N_1 \times M$에서 $N_1 \times 2M$으로)씩 두 배로 늘리는 유사한 귀납적 접근 방식을 사용한다.
   • 단계는 세 가지 이소메트리/유니터리로 구성된다:
     • $V_1$: 행(row)들을 결합하는 CNOT 게이트.
     • $U$: 짝수 행들에 작용하는 맵(실질적으로 해당 행들에 대한 1D 이중성).
     • $V_2$ 및 $V_3$: 수직 모서리를 처리하고 토릭 코드 기저 상태에 필요한 "플럭스-프리(flux-free)" 조건($\prod Z_e = 1$)을 강제하기 위한 CNOT 게이트 및 앤실라 큐비트($|0\rangle$로 초기화됨).
   • 기저 사례는 $N_1 \times 1$ 격자이며, 이는 수직 모서리를 위한 앤실라 큐비트가 추가된 1D 회전 이중성으로 환원된다.
   • 총 깊이는 전체 정점의 수 $N$에 대해 $O(\log_2 N)$으로 스케일링된다.

3. $Z_n$으로의 일반화:

   • 이 구축은 임의의 $Z_n$ ($n > 2$) KW 이중성으로 확장된다.
   • 여기에는 표준 파울리 연산자를 일반화된 $Z_n$ 연산자로 교체하는 과정이 포함된다:
     • CNOT 게이트는 제어-$X^\dagger$ (또는 $CX^{-1}$) 게이트로 대체된다.
     • 헤다마드 게이트는 양자 푸리에 변환($F$) 및 그 역변환으로 대체된다.
   • 재귀적 구조는 $Z_2$의 경우와 동일하게 유지된다.

주요 결과

• 로그 깊이: 저자들은 비국소적 공간 연결성을 가진 최대 2-큐비트 게이트를 사용하여, 순수 유니터리 회로로 정확한 KW 이중성 맵을 $O(\log_2 N)$ 깊이로 구현할 수 있음을 입증하였다.
• 정확한 이중성 맵: 특정 타겟 상태(예: 이상적인 GHZ 또는 토릭 코드 상태)를 준비하도록 설계된 알고리즘과 달리, 이 회로들은 완전한 이중성 맵을 구현한다.
• 섹터 제한: 이 회로들은 대칭(대칭적/전하 중립) 섹터(글로벌 대칭 연산자 $\prod X_j$에 대해 고윳값이 $+1$인 상태)에서 작동할 때 정확하게 이중성을 실현한다. 이 섹터 내에서, 회로는 임의의 고정점(non-fixed-point)이 아닌 SRE 상태를 그에 대응하는 LRE 쌍대 상태로 매핑하며, 유한한 상관 길이를 보존하고 국소적 들뜸을 애니온(anyon)으로 변환한다.
• 연산자 변환: 회로들은 전역 대칭 드레싱(global symmetry dressing)을 제외하고(이는 전하 중립 섹터에서 소멸함) 연산자 매핑 규칙(예: 1D에서 $(Z_j Z_{j+1}, X_j) \to (X_{j+1}, Z_j Z_{j+1})$)을 명시적으로 만족한다.

의의 및 주장
본 논문은 비국소적 연결성을 갖춘 현대적 양자 하드웨어에서 상전이와 위상적 이중성을 탐구하기 위한 효율적이고 순수하게 결맞는(coherent) 경로를 구축했다고 주장한다.

• 간극 메우기: 본 연구는 국소적 회로의 선형 깊이 한계와 측정 기반 회로의 상수 깊이 사이의 간극을 메운다. 이는 순수 유니터리 변환을 위한 최적의 속도 한계를 제공한다.
• 하드웨어 관련성: 결과는 비국소적 유니터리 게이트를 실행하는 것이 빠른 비파괴적 중간 회로 측정을 수행하는 것보다 뤼드베리 원자 배열과 같은 플랫폼에서 종종 자원 소모가 적다는 점에 의해 동기 부여되었다.
• 일반성: 프로토콜은 특정 해석적 상태에 국한되지 않고 대칭 섹터 내의 임의의 상태에 적용되므로, 위상 물질 및 이중성 변환을 시뮬레이션하기 위한 다용도 도구가 된다.
• 향러 전망: 저자들은 결과가 고차원으로 일반화될 수 있음을 시사하며, 비가환(non-abelian) 이산 대칭에 대해 이러한 비국소 회로를 확장하는 것이 향후 과제로 남아 있다고 언급한다. 현재의 적응형(adaptive) 회로조차도 이러한 경우에 대해 하위 선형(sub-linear) 깊이 프로토콜을 갖추지 못하고 있기 때문이다.