기술 요약: LACE – 민첩한 RISC-V 명령어 확장(ISAX)을 위한 대규모 언어 모델 기반 멀티 에이전트 프레임워크

1. 문제 정의

도메인 특화 명령어 집합 아키텍처 확장(ISAX)은 신흥 워크로드를 가속화하기 위해 RISC-V 생태계에서 매우 중요합니다. 그러나 다양한 RISC-V 코어에 이러한 확장을 구현하고 검증하는 현재의 프로세스는 느리고, 파편화되어 있으며, 노동 집약적입니다. 기존의 자동화 프레임워크(예: SCAIE-V, Longnail)는 두 가지 주요 병목 현상에 직면해 있습니다:

1. 학제 간 격차: 이들은 하드웨어 설계자가 작성한 아키텍처 설명에 의존하므로, 워크로드 지식은 풍부하지만 하드웨어 전문 지식이 부족한 도메인 전문가들이 재사용하기 어렵습니다.
2. 수동 적응: 보지 못한 코어로 확장을 포팅하려면 인터페이스, 디코딩 로직 및 데이터패스를 조정하기 위해 상당한 수동 작업이 필요하며, 이는 설계자를 특정 툴체인에 종속시킵니다.

또한, 대규모 언어 모델(LLM)을 ISAX 설계에 직접 통합하는 것은 다음과 같은 이유로 까다롭습니다:

• 추상화 격차: 고수준의 ISA 의도와 저수준의 하드웨어 기술 언어(HDL) 구현 사이의 단절.
• 지역화의 어려움: 거대하고 계층적인 HDL 저장소 내에서 정밀한 편집이 필요함.
• 검증의 한계: 기존 검증 방법은 컴파일러 기반 커스터마이징에 의존하거나(이식성을 제한함), "골든 모델(Golden Model)"과의 차분 테스트에 의존하는데, 만약 그 모델 자체가 LLM에 의해 생성된 것이라면 모델 자체에 결함이 있을 수 있습니다.

2. 방법론: LACE 프레임워크

LACE는 자연어 형태의 ISAX 의도를 검증된 RTL 코드로 변환하도록 설계된 LLM 지원 멀티 에이전트 워크플로우입니다. 이는 명세와 구현 사이의 간극을 메우기 위해 협업형 멀티 에이전트 아키텍처를 채택합니다.

A. 멀티 에이전트 워크플로우

이 프레임워크는 6개의 특화된 에이전트를 조율합니다:

1. 연산자 번역가 (에이전트 ①): 자연어 ISAX 명세를 압축된 고수준의 **연산 레벨 IR(Operation-level IR)**로 변환합니다. 이 IR은 명령어를 마이크로아키텍처 특유의 세부 사항을 추상화한 인간이 읽을 수 있는 연산자(예: RdInstr, RdRS1, WrRD)로 분해합니다.
2. 태스크 번역가 (에이전트 ②): 추상적인 연산을 구체적인 **HDL 태스크 레벨 IR(HDL Task-level IR)**로 매핑합니다. 이 에이전트는 아키텍처 불가지론적 전략과 아키텍처 특화 힌트(예: 파이프라인 깊이, 제어 경로)를 포함하는 메타 프롬프트를 활용하여 아키텍처 인지적 수정 작업을 생성합니다.
3. 문서 생성기 (에이전트 ③): 다른 에이전트들이 모듈 구성 및 제약 사항을 이해할 수 있도록 대상 CPU의 아키텍처 문서를 자동으로 생성하고 유지 관리합니다.
4. RAG 감독관 (에이전트 ④): 에이전트형 검색 증강 생성(Agentic RAG) 시스템을 관리합니다. 이 에이전트는 쿼리를 분해하고 하위 에이전트(계층 탐색기, 데이터 흐름 그래프 탐색기)를 조정하여 그래프 구조로 표현된 HDL 코드베이스(Neo4j 사용)를 탐색합니다. 이를 통해 대규모 저장소 내에서 관련 코드 세그먼트(예: 디코드 로직, 레지스터 파일)를 정밀하게 찾아냅니다.
5. Verilog 작성가 (에이전트 ⑤): 검색된 컨텍스트와 태스크 정의를 바탕으로 RTL 로직을 삽로하거나 업데이트하기 위해 정밀한 파일 레벨 편집을 수행합니다.
6. 피드백 에이전트 (에이전트 ⑥): Verilator를 통해 구문 오류와 시뮬레이션 결과를 분석하고, 반복적인 수정을 위해 작성가 에이전트에 진단 피드백을 제공합니다.

B. 검증 전략

LACE는 컴파일러 불가지론적 검증을 위해 riscv-formal을 통합합니다.

• 접근 방식: 잠재적으로 결함이 있을 수 있는 골든 모델이나 컴파일러 지원에 의존하는 대신, LACE는 RVFI(RISC-V Formal Interface) 기반의 어설션(Assertion)을 사용합니다.
• 단계별 검증: 프로세스는 먼저 베이스라인 코어를 검증한 후, ISAX를 통합하고 다시 검증합니다. 이는 원래 ISA 동작의 보존과 새로운 명령어 속성의 정확성을 모두 보장합니다.
• 가정: 본 프레임워크는 RVFI가 대상 코어에 이미 존재하거나 엔지니어링 노력을 통해 추가될 수 있다고 가정합니다. 완전 자동 RVFI 삽입은 현재 범위 밖의 일입니다.

C. 2단계 IR

핵심 혁신은 관심사 분리를 통한 **2단계 중간 표현(Two-Level IR)**입니다.

• 연산 레벨(Operation Level): 코어와 독립적인 ISA 의미론(예: 레지스터 읽기, 산술 연산)을 포착합니다.
• HDL 태스크 레벨(HDL Task Level): 마이크로아키텍처 특유의 구현 세부 사항(예: 파이프라인 플러싱, 핸드셰이크 신호)을 포착합니다.
  이러한 분리는 이질적인 프로세서 구현 간의 명세 재사용을 가능하게 합니다.

3. 주요 기여

• LACE 프레임워크: RISC-V 생태계의 파편화 문제를 해결하는 통합된 LLM 지원 교차 코어 ISAX 적응 프레임워크를 제공합니다.
• 2단계 IR: ISA 의미론을 마이크로아키텍처 세부 사항으로부터 분리하여 명세 재사용을 가능하게 하는 설계입니다.
• 에이전트형 RAG 시스템: 표준 유사도 기반 검색보다 코드 지역화 및 수정 정확도를 향상시키는 특화된 검색 시스템입니다.
• 컴파일러 불가지론적 검증: 커스텀 컴파일러 프런트엔드를 요구하거나 완벽한 골든 모델을 가정하지 않고도 새로운 명령어를 검증하기 위해 riscv-formal을 통합했습니다.
• 실증적 검증: 4개의 오픈 소스 RISC-V 코어(PicoRV32, e203 hbirdv2, ibex, cv32e40x)에 걸쳐 5개의 서로 다른 ISAX 벤치마크를 확장하고 TSMC 28nm 합성을 통해 성능을 입증했습니다.

4. 실험 결과

평가는 5가지 서로 다른 ISAX 벤치마크(단순 비트와이즈 회전부터 sincos와 같은 복잡한 장기 지연 연산까지)를 사용하여 4개의 임베디드 RISC-V 코어에서 수행되었습니다.

• 생성 정확도: LACE는 평가 설정 전반에서 평균 72.8%의 pass@1 정확도를 달달성했습니다. 이는 직접적인 비-에이전트 생성(복잡한 명령어에 대해 거의 0%에 가까운 정확도를 보임)보다 크게 향상된 수치입니다. 성공률은 코어의 복잡도와 명령어 유형에 따라 달랐습니다. 예를 들어, rol과 같은 단순 연산은 일부 코어에서 100%를 달성했으나, sincos와 같은 복잡한 조합은 낮은 비율(44.4%)을 보였지만 모든 결과가 40% 이상을 유지했습니다.
• 검색 능력: 에이전트형 RAG 시스템은 블록 레벨 검색에서 BM25 및 CodeT5+ 임베딩과 같은 베이스라인 방법보다 우수한 성능을 보이며, 평균 역순위(MRR)에서 29.28%의 개선을 달랐습니다.
• PPA 오버헤드:
  • 면적(Area): 통합 후 면적은 평균적으로 약 10% 증가했습니다(단순 연산의 경우 +2%에서 복잡한 sincos의 경우 +69%까지 범위가 다양함).
  • 주파수(Frequency): 주파수 감소는 일반적으로 10% 미만이었습니다.
  • 비교: LACE의 PPA 오버헤드는 전문가가 설계한 프레임워크(SCAIE-V)와 유사한 수준이었으며, 이는 LLM 지원 자동화가 하드웨어 비용 측면에서 인간 전문가의 효율성에 필적할 수 있음을 보여줍니다.
• 검증 효율성: 멀티 홉 검증 루프는 초기 오류가 전파되는 것을 방지함으로써 복잡한 확장에 필요한 반복 횟수를 크게 줄였습니다.

5. 의의 및 주장

본 논문은 LACE가 민첩하고 자동화된 ISAX 설계를 향한 중요한 단계라고 주장합니다. 멀티 에이전트 협업, 구조화된 IR, 그리고 형식 검증을 활용함으로써 LACE는 다음을 실현합니다:

• 진입 장벽 완화: 워크로드 전문가가 깊은 하드웨어 지식 없이도 자연어로 ISAX를 정의할 수 있게 합니다.
• 이식성 향상: 비 파이프라인부터 4단계 파이프라인까지 다양한 마이크로아키텍처에 확장을 성공적으로 적응시켰습니다(단, 형식 검증을 위한 RVFI 확보에는 수동 엔지니어링 노력이 필요함).
• 신뢰성 강화: 국소적 편집과 형식 검증의 결합은 LLM 생성 HDL과 관련된 높은 오류율을 완화합니다.

저자들은 LACE를 인간 전문가를 대체하는 도구가 아니라, 설계자가 고수준의 아키텍처 의도에 집중할 수 있도록 지루한 통합 및 검증 단계를 자동화하는 프레임워크로 정의합니다. 향-후 연구는 이를 더 복잡한 마이크로아키텍처(예: Out-of-order 실행)로 확장하고 RVFI 인스트루멘테이션 과정을 자동화하는 것을 목표로 합니다.