Reducing the Computational Cost Scaling of Tensor Network Algorithms via Field-Programmable Gate Array Parallelism
Dit artikel stelt een fijnmazig parallel tensor netwerkontwerp voor met behulp van Field-Programmable Gate Arrays (FPGA's) met een quad-tile partitioneringsstrategie om de computationele kosten-schaalbaarheid van iTEBD- en HOTRG-algoritmen aanzienlijk te verminderen van en naar respectievelijk en , door gebruik te maken van schaalbare hardware-resourcebenutting.